时间：2025-03-16 来源：FPGA_UCY 关于我们 0
本发明专利技术提供一种基于FPGA高精度移相的数据对齐方法，采用硬件描述语言在数据通道上插入标准延迟单元完成亚周期的细移相，得到延迟数据，计算插入标准延迟单元后的每级延迟时间；使用布局布线工具对每级延迟时间进行调整，使用时序分析工具对调整结果进行确认，使得各级延迟的延迟时间等差且单调递增；对延迟数据进行双沿采集，将时钟上升沿和下降沿采样的延迟数据分别存储，进行串并转换得到移相后的并行数据；对移相后的并行数据进行判读，记录变化点及变化点的延迟级数，通过检测数据稳态的方法进行数据对齐。本发明专利技术使航天器及地面电子设备使用低性能的FPGA和硬件描述语言实现高精度移相的数据对齐，满足产品小型化和高可靠的需求。
全部详细技术资料下载
【技术实现步骤摘要】
本专利技术涉及一种基于fpga高精度移相的数据对齐方法，属于航天总体。
技术介绍
1、随着航天技术的飞速发展，小型化、低成本和高性能的数字单机需求在不断的增加，涉及遥感、通信和微小卫星等多个领域。数字单机的小型化，给结构设计、工艺设计和元器件选型带来了巨大的挑战。在高速数据采集应用中，技术难点主要是高速收发器与fpga之间的高速数据的传输，需要通过在线时序调整和收发校准等方法，有效地保证数据传输的同步性和可靠性，从而得到准确性和稳定性高的采样数据。现阶段常采用的解决方案是使用高性能的sram型fpga，将高速串行数据输入至fpga的进行电平转换，再经模块调整数据的延时，经过数据训练，使得采样时钟与数据中心对齐，防止数据出现毛刺，最终完成串并转换操作。由于宇航产品的元器件选用要求和高可靠性要求，基于该解决方案的sram型fpga的最小系统电路在进行抗辐照设计后会占用了单机大量的空间，即无法满足产品小型化和高可靠的需求，又大大增加了设计的成本。
技术实现思路
1、本专利技术的技术解决问题是：克服现有技术的不足，提供了一种基于fpga高精度移相的数据对齐方法，使航天器及地面电子设备使用低性能的fpga和硬件描述语言实现高精度移相的数据对齐。
2、本专利技术的技术解决方案是：一种基于fpga高精度移相的数据对齐方法，包括：
3、采用硬件描述语言在待对齐的数据通道上插入标准延迟单元完成亚周期的细移相，得到延迟数据，并计算插入标准延迟单元后的每级延迟时间；
4、使用布局布线工具对每级延迟时间进行调整、并保存位置约束，接着使用时序分析工具对调整结果进行确认，使得原始数据经延迟后各级延迟时间等差和单调递增，且延迟的总时间大于一个ddr随路时钟的时钟周期；
5、对各级的延迟数据进行双沿采集，同时将时钟上升沿采样的延迟数据和下降沿采样的延迟数据分别存储，进行串并转换得到移相后的并行数据；
6、对移相后的并行数据进行判读，记录其稳态值发生变化时变化点的稳态值和变化点的延迟级数，并通过计算得出稳定进行数据采样的延迟级数，完成数据对齐。
7、优选的，在待对齐的数据通道上插入标准延迟单元完成亚周期的细移相的方法为：
8、对数据通道中的原始数据data增加n-1级的标准延迟单元～-1，得到n级延迟数据data1～datan，其中n-1级标准延迟单元的延迟总时间不小于ddr随路时钟clk的时钟周期。
9、优选的，计算插入标准延迟单元后的每级延迟时间的方法为：
10、＝--1+tclkn-1-tclkn
11、其中：-1为原始数据data到达第n-1级d触发器的时间，为原始数据data到达第n级d触发器的时间；tclkn-1为ddr随路时钟clk到达第n-1级d触发器的时间，tclkn为ddr随路时钟clk到达第n级d触发器的时间。
12、优选的，使用布局布线工具对每级延迟时间进行调整，具体为：
13、使用布局布线工具将所有的标准延迟单元依次放置在相邻的物理位置上，增加移相的分辨率，并保证标准延迟单元间的线延迟一致；
14、使用布局布线工具将同一级的标准延迟单元、上升沿敏感的d触发器和下降沿敏感的d触发器靠近放置，保证每个标准延迟单元到其对应的两个d触发器的线延迟一致，并保证ddr时钟的上升沿和下降沿对数据采样的位置差相同；
15、通过全局时钟网络保证时钟到d触发器的线延迟。
16、优选的，使用时序分析工具对调整结果进行确认具体为：
17、使用时序分析工具确认原始数据data经各级延迟后，每个数据到上升沿敏感的d触发器dffp1～dffpn的延迟时间为等差和单调递增，每个数据到下降沿敏感的d触发器dffn1～dffnn的延迟时间为等差和单调递增，且延迟的总时间大于一个ddr随路时钟的时钟周期。
18、优选的，双沿采集并存储的方法具体为：
19、假定待采通道的数据位宽为m；
20、分别使用上升沿敏感的d触发器dffp1～dffpn在每个时钟上升沿pos对所有延迟数据data1～datan进行采样，将采样后的数据送入深度为m/2的移位寄存器srp1～srpn；
21、分别使用下降沿敏感的d触发器dffn1～dffnn在每个时钟下降沿neg对所有延迟数据data1～datan进行采样，将采样后的数据送入深度为m/2的移位寄存器srn1～srnn；
22、每m/2个时钟周期，对各移位寄存器进行一次锁存，完成串并转换，得到上升沿采样所得移相后的并行数据～和下降沿采样所得移相后的并行数据～。
23、优选的，移相后的并行数据分为稳态和非稳态两种状态。
24、优选的，对移相后的并行数据进行判读，记录其稳态值发生变化时变化点的稳态值和变化点的延迟级数，具体为：
25、判断上升沿采样所得移相后的并行数据～的状态，若为稳态，使用当级的稳态值与相邻两级的稳态值进行对比，如果存在稳态值的变化，记录当级的延迟级数和稳态值，亦即变化点的延迟级数和稳态值；由于延迟总长度大于一个ddr随路时钟的时钟周期，则～中被记录的稳态值变化点在4～6个之间，将变化点的延迟级数记为p1～p6，其稳态值记为vp1～vp6，若p5、p6不存在，则该点的延迟级数和稳态值均为无效值，不参与后续计算；
26、同理，判断下降沿采样所得移相后的并行数据～的稳态值变化点，记录变化点的延迟级数和稳态值，被记录的稳态值变化点在4～6个之间，将变化点的延迟级数记为n1～n6，其稳态值记为vn1～vn6，若n5、n6不存在，则该点的延迟级数和稳态值均为无效值，不参与后续计算。
27、优选的，通过计算得出稳定进行数据采样的延迟级数，完成数据对齐，具体为：
28、变化点的稳态值满足vp1≠vp2＝vp3≠vp4＝vp5≠vp6，vn1≠vn2＝vn3≠vn4＝vn5≠vn6，分别从vp2或vp4之中和vn2或vn4之中各挑选出一个点，这两个点应满足稳态值错位1bit，假设其对应的延迟级数分别为pn和nm，则同时确定了与其稳态值相等的延迟级数pn+1和nm+1；
29、再取其附近的稳态值变化点将延迟级数拓展为pn-1、pn、pn+1、pn+2、nm-1、nm、nm+1、nm+2，根据8个变化点对应的延迟级数，使用公式计算最终延迟级数d：
30、d＝(pn-1+pn+pn+1+pn+2+nm-1+nm+nm+1+nm+2)/8
31、将延迟级数d对应的移相后的并行数据和输出，即完成了数据对齐
【技术保护点】
1.一种基于FPGA高精度移相的数据对齐方法，其特征在于包括：
2.根据权利要求1所述的一种基于FPGA高精度移相的数据对齐方法，其特征在于：在待对齐的数据通道上插入标准延迟单元完成亚周期的细移相的方法为：
3.根据权利要求1所述的一种基于FPGA高精度移相的数据对齐方法，其特征在于：计算插入标准延迟单元后的每级延迟时间的方法为：
4.根据权利要求1所述的一种基于FPGA高精度移相的数据对齐方法，其特征在于：使用布局布线工具对每级延迟时间进行调整，具体为：
5.根据权利要求1所述的一种基于FPGA高精度移相的数据对齐方法，其特征在于：使用时序分析工具对调整结果进行确认具体为：
6.根据权利要求1所述的一种基于FPGA高精度移相的数据对齐方法，其特征在于：双沿采集并存储的方法具体为：
7.根据权利要求1所述的一种基于FPGA高精度移相的数据对齐方法，其特征在于：移相后的并行数据分为稳态和非稳态两种状态。
8.根据权利要求7所述的一种基于FPGA高精度移相的数据对齐方法，其特征在于：对移相后的并行数据进行判读，记录其稳态值发生变化时变化点的稳态值和变化点的延迟级数，具体为：
9.根据权利要求8所述的一种基于FPGA高精度移相的数据对齐方法，其特征在于：通过计算得出稳定进行数据采样的延迟级数，完成数据对齐，具体为：
【技术特征摘要】
1.一种基于fpga高精度移相的数据对齐方法，其特征在于包括：
2.根据权利要求1所述的一种基于fpga高精度移相的数据对齐方法，其特征在于：在待对齐的数据通道上插入标准延迟单元完成亚周期的细移相的方法为：
3.根据权利要求1所述的一种基于fpga高精度移相的数据对齐方法，其特征在于：计算插入标准延迟单元后的每级延迟时间的方法为：
4.根据权利要求1所述的一种基于fpga高精度移相的数据对齐方法，其特征在于：使用布局布线工具对每级延迟时间进行调整，具体为：
5.根据权利要求1所述的一种基于fpga高精度移相的数据对齐方法，其特征在于：使用时序分析工具对...
【专利技术属性】
技术研发人员：郭帅，李元锋，郑莎，许志尧，陈子天，张博，刘文阳，桂鹏，吴琼，刘丹丹，孙旭，刘桢，孟晓宇，司雪圆，罗芳，谢宇轩，
申请(专利权)人：北京卫星制造厂有限公司，
类型：发明
国别省市：
全部详细技术资料下载 我是这个专利的主人
