时间：2025-01-17 来源：FPGA_UCY 关于我们 0
7系列FPGA数据手册:概述------中文翻译版
总体介绍
®7系列FPGA包括四个系列（®,Artix®-7,®-7,®-7），能够满足系统全部范围的要求，价格低廉，尺寸小，对成本敏感，超高端的连接带宽，逻辑容量及信号处理能力的大量应用，满足了系统对高性能的要求。7系列的FPGA包括：
7系列FPGA采用最先进的高性能、低功耗（HPL）、28nm、高k金属栅（HKMG）工艺技术，I/O带宽为2.9TB/s，逻辑单元容量为200万个，DSP定点运算性能为5.3TMAC/s，[其中-7系列的DSP处理能力为5,335 GMAC/s（GMAC/s：每秒10亿次乘加运算）]，实现了无与伦比的性能提升，同时功耗比前一代器件低50%，为ASSP（ Parts 专用标准产品）和ASIC提供了完全可编程的替代方案。
7系列FPGA功能摘要
表1：7系列FPGA比较
注释：
以分布式RAM形式提供额外内存。峰值DSP性能是基于对称滤波器实现的。 CPU的峰值性能是基于微控制器预置来实现的。 -7系列FPGA功能摘要
表2：按型号划分的-7 FPGA功能摘要
注释：
1.每个7系列FPGA的一个切片（Slice）包含4个LUT和8个触发器；只有某些片可以将它们的LUT用作分布式RAM或SRL（移位寄存器）。
2.每个DSP片包括一个前置加法器、一个25×18乘法器、一个加法器和一个累加器。
3.Block RAM的大小基本上为36KB；每个BRAM也可以用作两个独立的18KB 。
4.每一个CMT包含一个MMCM和一个PLL。
5.不包括配置库0。
表3 -7 FPGA封装组合及最大I/O数
注释：
1.HR=高范围I/O，支持1.2V到3.3V的I/O电压。
Artix-7系列FPGA功能摘要
表四：按型号划分的Artix-7 FPGA功能摘要
注释：
每个7系列FPGA包含4个LUT和8个触发器；只有某些片可以将它们的LUT用作分布式RAM或SRL（移位寄存器）。每个DSP片包括一个前置加法器、一个25×18乘法器、一个加法器和一个累加器。Block RAM的大小基本上为36KB；每个BRAM也可以用作两个独立的18KB 。每一个CMT包含一个MMCM和一个PLL。Artix-7系列FPGA接口块用作PCIe时，最多支持x4 Gen 2。不包括配置库0。此数字不包括GTP收发器。
表五：Artix-7 FPGA封装组合及最大I/O数
1.所有列出的封装均为无铅封装（SBG、FBG、FFG、除了15）。一些封装在有铅选项中可用。
2.和引脚兼容。
3.和引脚兼容。
4.CP、CS、FT、FG封装的GTP收发器支持最高6.25Gb/s的数据速率。
5.HR=高范围I/O，支持1.2V到3.3V的I/O电压。 -7系列FPGA功能摘要
表六：按型号划分的-7 FPGA功能摘要
1.每个7系列FPGA包含4个LUT和8个触发器；只有某些片可以将它们的LUT用作分布式RAM或SRL（移位寄存器）。
2.每个DSP片包括一个前置加法器、一个25×18乘法器、一个加法器和一个累加器。
3.Block RAM的大小基本上为36KB；每个BRAM也可以用作两个独立的18KB 。
4.每一个CMT包含一个MMCM和一个PLL。
5.-7系列FPGA接口块用作PCIe时，最多支持x8 Gen 2。
6.不包括配置库0。
7.此数字不包括GTX收发器。
表七：-7 FPGA封装组合及最大I/O数
注释：
1.所有列出的封装均为无铅封装（FBG、FFG、除了15）。一些封装在有铅选项中可用。
2.和引脚兼容。
3.和引脚兼容。
4.FB封装下的GTX收发器支持以下最大数据速率：:10.3Gb/s；和:6.6Gb/s。详细信息可以参考-7 FPGA数据手册：直流和交流开关特性（DS182）
5. HR=高范围I/O，支持1.2V到3.3V的I/O电压。
6.HP=高性能I/O，支持1.2V到1.8V的I/O电压。
-7系列FPGA功能摘要
表8：-7 FPGA功能摘要
注释：
1.每个7系列FPGA包含4个LUT和8个触发器；只有某些片可以将它们的LUT用作分布式RAM或SRL（移位寄存器）。
2.每个DSP片包括一个前置加法器、一个25×18乘法器、一个加法器和一个累加器。
3.Block RAM的大小基本上为36KB；每个BRAM也可以用作两个独立的18KB 。
4.每一个CMT包含一个MMCM和一个PLL。
5.-7系列FPGA接口块用作PCIe时，最多支持x8 Gen 2。-7 XT和-7 HT接口块支持x8 Gen 3，除外，它支持x8 Gen 2。
6.不包括配置库0。
7.此数字不包括GTX、GTH、GTZ收发器。
8.超逻辑域（SLR）是使用SSI技术FPGA的组成部分。-7 HT利用SSI技术将SLR和28.05Gb/s的收发器连接起来。
表9：-7 FPGA封装组合及最大I/O数
注释：
1.所有列出的封装均为无铅封装（FFG、FLG、FHG除了15）。一些封装在有铅选项中可用。
2.和引脚兼容。
3. HR=高范围I/O，支持1.2V到3.3V的I/O电压。
4.HP=高性能I/O，支持1.2V到1.8V的I/O电压。
表10：-7 FPGA封装组合及最大I/O数
注释：
1.所有列出的封装均为无铅封装（FFG、FLG除了15）。一些封装在有铅选项中可用。
2.和引脚兼容。
3.和引脚兼容。
4.和引脚兼容。
5.HP=高性能I/O，支持1.2V到1.8V的I/O电压。
表11: -7 FPGA封装组合及最大I/O数
1.所有列出的封装均为无铅封装,除了15。一些封装在有铅选项中可用。
2.HP=高性能I/O，支持1.2V到1.8V的I/O电压。
堆叠式硅互联（SSI）技术
利用SSI技术解决了与创建高容量FPGA相关的许多挑战。SSI技术使得多个超逻辑域（SLR）能够组合在无源插入器层上，使用业界领先的成熟制造和组装技术，来创建具有超过一万个SLR内连接的单个FPGA，来提供超低延迟和低功耗的超高带宽连接。-7 FPGA中使用了两种类型的SLR：-7 T中使用的是逻辑密集型SLR；-7 XT和-7 HT中使用的是DSP/Block RAM/多收发器型SLR。与传统制造方法相比，SSI技术能够生产更高性能的FPGA，使有史以来最大容量和最高性能的FPGA能够更快地投产，风险也更小。数千条超长线路（SLL）布线资源和跨越SLR的超高性能时钟线路确保设计能够无缝跨越这些高密度的可编程逻辑器件。
CLBs, , and LUTs
CLB架构的一些主要功能包括：
7系列FPGA中的LUT既可以配置为一个输出的6输入LUT（64位ROM），也可以配置为两个独立输出但地址或逻辑输入相同的5输入LUT（32位ROM）。每片8个触发器中的4个（每个LUT一个）可以选择性的配置成为锁存器。
25%-50%的slice还可以将它们的LUT用作分布式64位RAM或者32位的移位寄存器（SRL32）,或者两个16位的SRL16。现代综合工具利用了这些高效的逻辑、算术和存储器功能。
时钟管理
时钟管理体系结构的一些主要亮点包括：
每个7系列FPGA都有多达24个时钟管理片（CMT），每个片由一个混合模式时钟管理器（MMCM）和一个锁相环（PLL）组成。
混合模式时钟管理器与锁相环
MMCM和PLL有许多特性。两者都可用作宽频率范围的频率合成器和输入时钟的抖动滤波器。在这两个组件的中心是一个压控振荡器（VCO），根据从相位频率检测器（PFD）接收到的输入电压来加快或减慢振荡频率。
有三组可编程分频器：D、M和O。预分频器D（通过配置，然后通过DRP来编程）降低输入频率，反馈给传统锁相环相位/频率比较器的一个输入。反馈分频器M（可通过配置，然后通过DRP编程）充当乘法器，因为它在反馈给相位比较器的另一个输入之前对压控振荡器输出频率进行分频。必须合适地选择D和M，来将压控振荡器保持在指定的频率范围内。
压控振荡器有8个等距输出相位（0°、 45°、 90°、135°、180°、225°、270°和315°）。每一个都可以选择驱动其中一个输出分频器（六个用于锁相环，O0至O5，七个用于MMCM，O0至O6），每个都可以通过配置来编程，来除以1至128之间的任何整数。
MMCM和PLL有三种输入抖动滤波器选项：低带宽、高带宽或者优化模式。低带宽模式的抖动衰减最好，但相位偏移最小。高带宽模式具有最佳相位偏移，但不具有最佳抖动衰减。优化模式允许工具找到最佳的设置。
MMCM附加的可编程功能
MMCM可以在反馈回路（充当乘法器）或者一个输出路径中有一个小数计数器。小数计数器允许1/8的非整数增量，因此可以将频率合成能力提高8倍。
MMCM还可以根据压控振荡器频率，以小增量提供固定或者动态相移。在条件下，相移时序增量为11.2ps。
时钟分配
每个7系列FPGA都提供六种不同类型的时钟线路（BUFG、BUFR、BUFIO、BUFH、BUFMR和高性能时钟），以满足高扇出、短传播延迟和极低偏差的不同时钟的要求。
全局时钟线
在每个7系列FPGA（XC7S6和除外）中，32条全局时钟线具有最高的扇出，可以达到每个触发器的时钟、时钟使能、置位/复位端口及许多逻辑电路的输入端口。在由水平时钟缓冲器（BUFH）驱动的任何时钟区域内有12条全局时钟线。每个BUFH可以独立地使能/禁用，从而允许在一个区域内关闭时钟，从而提供对那些时钟区域消耗功率的细粒度控制。全局时钟线可以由全局缓冲器驱动，全局缓冲器还可以执行无故障多路复用和时钟使能功能。全局时钟通常由CMT驱动，这可以完全消除基本时钟的分布延迟。
区域时钟
区域时钟可以驱动其区域内的所有时钟目的地。区域定义为：I/O数量为50，CLB数量为50，芯片宽度为一半的区域。7系列FPGA有2到24个区域。每个区域都有4个时钟，每个区域时钟缓冲器可以由四个支持时钟的输入引脚中的任何一个来驱动，其频率可以选择1到8之间的任意整数。
I/O时钟
I/O时钟通常特别快，仅服务于I/O逻辑和串行/解串器电路，这部分将在I/O逻辑章节讲述。7系列器件MMCM和I/O之间有之间连接的通路，来实现低抖动、高性能接口。
Block RAM
Block RAM的一些主要功能包括：
每个7系列FPGA都有5到1880个双端口数据块RAM，每个存储36KB。每个块RAM都有两个完全独立的端口，除了共享数据，其他什么都不共享。
同步操作
每次存储器访问（读或写）都由时钟控制。所有输入、数据、地址、时钟使能和写入使能都被锁存。时钟到来之前，所有的动作都是无效的。输入地址始终计时，保留数据直到下一次操作。可选的输出数据流水线寄存器允许更高的时钟速率，但代价是额外的延迟周期。
在写入操作期间，数据输出可以反映先前存储的数据。新写入的数据、或者可以保持不变
可编程数据宽度
每个端口可以配置为32K×1、16K×2、8K×4、4K×9(或8)、2K×18(或16)、1K×36(或32)或512×72(或64)。两个端口可以没有任何限制地具有不同的长宽比。每个块RAM可以分为两个完全独立的，每个块RAM可以配置为16K×1到512×36之间的任意长宽比。
只有在简单双端口模式（SDP）下才能访问大于18位（18kb RAM）或36位（36kb RAM）的数据宽度。在该模式下，一个端口用于读操作，另一个端口用于写操作。在SDP模式下，一侧（读取或写入）可以可变，而另一侧固定为32/36或64/72。
双端口的两侧宽度可以可变。
两个相邻的36kb 块RAM可以配置为一个级联的64K×1双端口RAM，不需要任何额外的逻辑。
错误检测和纠正
每个64位宽的块RAM可以生成、存储和利用8比特额外的汉明码，并在读取过程中执行单比特纠错和双比特纠错。在写入或读取外部64位至72位宽的存储器时，也可以使用ECC逻辑。
FIFO控制器
用于单时钟（同步）或双时钟（异步或多速率）操作的内置FIFO控制器递增内部地址，并提供四个握手标志：full, empty, full and empty。 full和 empty标志可自由编程 。与块RAM类似，FIFO的宽度和深度是可编程的，但写入端口和读取端口始终具有相同的宽度。
First word fall 模式在第一个读取操作之前将第一个写入的数据输出，在第一个数据被读出之后，标准模式与First word fall 模式没有什么区别。
—DSP slice
DSP功能的一些亮点包括：
DSP应用中使用的许多二进制乘法器和累加器，最好在专用的DSP片中实现。所有7系列的FPGA都有许多专用、全定制、低功耗的DSP芯片，在保持系统设计灵活性的同时，兼顾高速和小型化。
每个DSP芯片基本上由一个专用的25×18位二进制补码乘法器和一个48位累加器组成，两者的工作频率都高达。乘法器可以动态旁路，两个48位输入可馈送单指令多数据（SIMD）算术单元（双24位加/减/累加或4个12位加/减/累加），或可生成两个操作数的十个不同逻辑函数中的任何一个逻辑单元。
DSP包括一个额外的前置加法器，通常用于对称滤波器。这种前置加法器提高了密集型封装设计的性能，将DSP片的数量减少了高达50%。DSP还包括一个48位宽的模式检测器，可用于收敛或对称舍入。当与逻辑单元结合使用时，模式检测器还可以实现96位宽的逻辑功能。
DSP slice提供广泛的流水线和扩展功能，可提高数字信号处理以外的许多应用的速度和效率，例如宽动态总线移位器、内存地址生成器、宽总线多路复用器和内存映射I/O寄存器堆。累加器还可以用作同步加减计数器。
输入/输出
输入输出功能的一些亮点包括：
I/O引脚的数量因型号和封装大小而异。每个I/O都是可配置的，并且符合许多的I/O标准。除了电源引脚和专用配置引脚外，所有其他封装的引脚都具有相同的I/O性能，仅受某些分组规则的限制。7系列FPGA中的I/O分为高范围（HR）和高性能（HP）。HR I/O提供最大范围的电压支持，从1.2V到3.3V。HP I/O针对1.2V到1.8V的最高性能操作做了优化。
7系列FPGA中的HR和HP I/O引脚按组进行分组，每50个引脚一组。每一组都有一个共同的V_CCO输出电源，该电源还为某些输入缓冲器供电。一些单端输入缓冲器需要内部产生或外部施加的参考电压V_REF。每一组有两个V_REF引脚，而且一组中只能有一个V_REF电压值。
7系列FPGA采用多种封装类型来满足客户需求，包括可实现最低成本的小型引线键合封装；传统高性能倒装芯片封装；以及平衡最小外形尺寸和高性能的裸片倒装芯片封装。在倒装芯片封装中，硅器件使用高性能倒装芯片工艺连接到封装基板上。受控ESR离散去耦合电容器安装在封装基板上，在输出同时切换的条件下，优化信号的完整性。
I/O电气特性
单端输出采用传统的CMOS推挽输出结构，将高电平驱动到V_CCO，将低电平驱动到地，并且可以置于高阻态。系统设计者可以指定转换速率和输出强度。输入始终处于活跃状态，但在输出处于活跃状态时通常会被忽略。每个引脚都有可选的一个弱上拉电阻和一个弱下拉电阻。
大多数信号引脚对可以配置为差分输入对或输出对。差分输入引脚对可以选择使用100 的端电阻。所有7系列器件均支持LVDS以外的差分标准：RSD、BLVD、差分SSTL和差分HSTL。
每一个I/O都支持内存I/O标准，例如单端和差分HSTL以及单端和差分SSTL。对于DDR3接口应用，SSTL I/O标准最高可支持/s的数据速率。
三态数控阻抗和低功耗I/O特性
三态数字控制阻抗（T_DCI）可以控制输出驱动阻抗（串联终端），或者可以为V_CCO提供输入信号的并行终端，或者为V_CCO/2提供Split（戴维南）终端。这样，用户就可以使用T_DCI消除信号的片外端接。除了节省电路板空间外，端子在输出模式或三态时自动关闭，与片外端子相比可节省相当大的功耗。I/O还具有IBUF和的低功耗模式，特别是在用于实现存储器接口时，可进一步节省能量。
I/O逻辑 输入输出延迟
所有输入输出均可配置成组合逻辑或者寄存器。所有输入输出均支持双倍数据数率（DDR）。所有的输入和某些输出可以分别延迟最多32个增量，分别为78ps、52ps或39ps。这样的延迟被实现为和。延迟步进值可以通过配置设置，也可以在使用时递增或递减。
和
许多应用将高速位串行I/O与器件内部较慢的并行操作结合在一起。这需要I/O结构内的串行器和解串行器。每个I/O引脚都有一个8位（和），能够执行可编程宽度为2、3、4、5、6、7、或8位的串并或并串转换。通过从两个相邻引脚（默认来自差分I/O）级联两个，还可以支持10位和14位的更宽宽度转换。具有特殊的过采样模式，能够对基于1.25Gb/sLVDS I/O的SGMII接口等应用进行异步数据恢复。
低功耗G比特收发器
低功耗G比特收发器的一些亮点包括：
超高速串行数据传输到光模块、在同一PCB板上的IC之间、通过背板或者通过更长的距离传输变得越来越流行，并且对于使客户线卡能够扩展到100Gb/s和更高的400Gb/s变得越来越重要。它需要专门的专用 片上电路和差分I/O，能够在如此高的数据速率下处理信号完整性问题。
7系列FPGA中的收发器数量从Artix-7系列中的多达16个收发器电路、-7系列中的多达32个收发器电路以及-7系列中的多达96个收发器电路不等。每个串行收发器都有发送器和接收器组成。各种7系列串行收发器使用环形振荡器和电容电感谐振回路的组合，或者在GTZ情况下使用单个电容电感谐振回路结构，以实现灵活性和性能的完美结合，同时实现了IP核在同一系列的可移植性。不同的7系列型号支持不同的高端数据速率。GTP的运行速度高达6.6 Gb/s，GTX的运行速度高达12.5 Gb/s，GTH的运行速度高达13.1 Gb/s，GTZ的运行速度高达28.05 Gb/s。使用基于FPGA逻辑的过采样可以实现较低的数据速率。串行发生器和接收器有独立的电路，使用先进的PLL架构，将输入的参考频率乘以某些可编程数字，最高可达100，从而成为位串行时钟。每个收发器具有大量用户可定义的特征和参数。所有这些都可以在器件配置过程中定义，也可以在操作过程中进行修改。
发送器
发送器基本上是一个转换比为16、20、 32、 40 、64或80的并串转换器。此外，GTZ发送器支持高达160位的数据宽度。这允许设计者在高性能设计中在数据路劲宽度和时序裕度之间进行权衡。这些发送器输出用单通道差分输出信号驱动PC板。是经过适当分割的串行数据时钟，可直接用于锁存来自内部逻辑的并行数据。传入的并行数据通过可选的FIFO馈送，并具有对8B/10B,64B/66B或64B/67B编码方案的额外硬件支持，以提供足够数量的转换。位串行输出信号用差分信号驱动两个封装引脚。该输出信号对具有可编程的信号摆幅以及可编程的前后加重，来补偿PC板的损耗和其他互连特性。对于较短的通道，可以减小摆幅以降低功耗。
接收器
接收器基本上市串并转换器，将传入的位串行信号转换为并行字流，每个字16、 20、 32 、40、 64或80位。此外，GTZ接收器支持高达160位的数据宽度。这允许FPGA设计者在内部数据路径宽度和逻辑时序裕度之间进行权衡。接收器接收传入的差分数据流，将其通过可编程线性和判断反馈均衡器馈送（以补偿PC板和其他互连特性），并使用参考时钟输入来初始换时钟识别。不需要单独的时钟线路。数据模式使用不归零（NRZ）编码，并且可选地使用所选编码方案来保证足够的数据转换。然后使用时钟将并行数据传输到FPGA逻辑。对于较短的通道，收发器提供了一种特殊的低功耗模式（LPM），可将功耗降低约30%。
带外信号传输
收发器提供带外信号（OOB）传输，通常用于在高速串行数据传输处于非活跃状态时将低速信号从发送器发送到接收器。这通常在链路处于断电状态或尚未初始化时执行。这使PCIe和SATA/SAS应用程序收益。
用于PCI 设计的集成接口模块
PCIe集成块的亮点包括：
所有Artix-7、-7和-7器件至少包括一个用于PCIe技术的集成块，可配置为符合PCI e基本规范修订版2.1或3.0的端点或根端口。
根端口可用于构建兼容根联合体的基础，允许通过PCIe协议进行自定义FPGA到FPGA通信，以及将ASSP端点设备（如以太网控制器或光纤通道HBA）连接到FPGA。
此模块可根据系统设计要求进行配置，可在2.5 Gb/s、5.0 Gb/s和8.0 Gb/s数据速率下运行1、2、4或8通道。对于高性能应用，块的高级缓冲技术提供了最高1024字节的灵活最大有效载荷大小。集成块与集成高速收发器接口连接以实现串行连接，并与块RAM连接以进行数据缓冲。这些元素的结合，实现了PCIe协议的物理层、数据链路层和事务层。
提供了一个轻量级、可配置。易于使用的封装器，它将各种构建块（PCIe集成块、收发器、块RAM和时钟资源）绑定到一个端点或根端口解决方案中。系统设计人员可以控制许多可配置参数：通道宽度、最大有效载荷大小、FPGA逻辑接口速度、参考时钟频率以及基址寄存器解码和滤波器。
位集成块提供了两个包装器：AXI4-和AXI4（内存映射）。请注意，传统的TRN/Local Link在用于PCIe集成块的7系列设备中不可用。AXI4-专为集成块的现有用户设计，支持从TRN轻松移植到AXI-。AXI4（内存映射）是为 /EDK设计流和基于处理器的设计而设计的。
