时间：2025-04-04 来源：FPGA_UCY 关于我们 0
本实用新型专利技术公开了一种基于FPGA与CPU的视频叠加模块，包括中央处理器、现场可编程门阵列、网络物理层芯片、第一电平转换芯片、第二电平转换芯片和PAL视频电路，中央处理器的第一端与网络物理层芯片相连接，中央处理器的第二端与第一电平转换芯片相连接，中央处理器的第三端和第四端分别通过UART接口和PCIE接口与现场可编程门阵列相连接，现场可编程门阵列的第一端与第二电平转换芯片相连接，现场可编程门阵列的第二端与PAL视频电路相连接。本实用新型专利技术具有电路结构简单、灵活性高、易于实现、稳定性高、可靠性好且低功耗的特点，可以运用于视频采集处理与定位领域。视频采集处理与定位领域。视频采集处理与定位领域。
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【技术实现步骤摘要】
一种基于FPGA与CPU的视频叠加模块
[0001]本技术涉及工控、定位跟踪、视频处理等领域，尤其公开了一种在恶劣的酸碱、高温、低温工作环境下的基于FPGA与CPU的视频叠加模块。
技术介绍
[0002]在中国信息技术不断提升的今天，无人机等多类型远程监控与定位设备蓬勃生长，随之而来的新型技术，如5G(5th ，第五代移动通信技术)、AI( ，人工智能)、GPS( ，全球定位系统)、云计算、大数据、移动互联网、只能物联网技术等也取得很多技术突破。音视频编解技术从MPEG
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2向H.264、H.265过渡，H.265成为当前主流，具备视频压缩效率高，图像质量好，能够感受到更好的无线图传体验，非常适合视频远距离传输。视频叠加模块可以将两路视频图像信号进行叠加融合并输出到一台显示器上进行显示。两路视频图像信号中，一路作为被叠加信号(即背景)，另一路作为叠加信号(即前景)，在背景视频图象中可以融入前景视频图象并在同一终端上显示。视频叠加模块在电视系统、视频监控系统、广告娱乐、交通管理等领域有着广泛的应用。目前国内生产视频叠加器的有北京彩讯、上海大视等厂家，主要是采用视频矩阵、画面分割器实现，大多采用专用的视频叠加芯片设计而成，其灵活性较差，成本高。
[0003]因此，现有视频叠加模块存在的灵活性较差和成本高，是目前亟待解决的技术问题。
技术实现思路
[0004]本技术提供了一种基于FPGA与CPU的视频叠加模块，旨在解决现有视频叠加模块存在的灵活性较差和成本高的技术问题。
[0005]本技术涉及一种基于FPGA与CPU的视频叠加模块，包括中央处理器、现场可编程门阵列、网络物理层芯片、第一电平转换芯片、第二电平转换芯片和PAL视频电路，其中，中央处理器的第一端与网络物理层芯片相连接，中央处理器的第二端与第一电平转换芯片相连接，中央处理器的第三端和第四端分别通过UART接口和PCIE接口与现场可编程门阵列相连接，现场可编程门阵列的第一端与第二电平转换芯片相连接，现场可编程门阵列的第二端与PAL视频电路相连接。
[0006]进一步地，基于FPGA与CPU的视频叠加模块还包括eMMC芯片和DDR4存储芯片，中央处理器的第四端与DDR4存储芯片相连接，中央处理器的第五端与eMMC芯片相连接。
[0007]进一步地，基于FPGA与CPU的视频叠加模块还包括芯片、第三电平转换芯片、SDI编码芯片、SDI解码芯片、DDR3存储芯片和flash存储芯片，现场可编程门阵列的第三端与芯片相连接，现场可编程门阵列的第四端与第三电平转换芯片相连接，现场可编程门阵列的第五端与SDI编码芯片相连接，现场可编程门阵列的第六端与SDI解码芯片相连接，现场可编程门阵列的第七端与DDR3存储芯片相连接，现场可编程门阵列的第
八端与flash存储芯片相连接。
[0008]进一步地，基于FPGA与CPU的视频叠加模块还包括时钟电路，中央处理器与时钟电路电连接。
[0009]进一步地，时钟电路包括有源晶振、第一电阻、第二电阻、第一电容、第二电容和磁珠电感，有源晶振的第1引脚通过串联的第一电阻和磁珠电感与工作电源相连接，有源晶振的第2引脚接地，有源晶振的第3引脚通过第二电阻与中央处理器相连接，有源晶振的第3引脚与第一电阻和磁珠电感之间的连接点相连接；第一电容和第二电容并联后一端接地，另一端与第一电阻和磁珠电感之间的连接点相连接。
[0010]进一步地，有源晶振的型号为XO53
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YAGRC
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27MHZ，磁珠电感的型号为。
[0011]进一步地，PAL视频电路上设有PAL视频输出电路，PAL视频输出电路包括PAL视频输出芯片，PAL视频输出芯片的型号为
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REEL。
[0012]进一步地，PAL视频电路上设有PAL视频输入电路，PAL视频输入电路包括PAL视频输入芯片，PAL视频输入芯片的型号为。
[0013]进一步地，中央处理器的型号为。
[0014]进一步地，基于FPGA与CPU的视频叠加模块包括电路控制板和槽式导热板，槽式导热板设于电路控制板的上方，中央处理器、现场可编程门阵列、网络物理层芯片、视频编解码芯片、第一电平转换芯片、第二电平转换芯片和PAL视频电路分别设置于电路控制板上。
[0015]本技术所取得的有益效果为：
[0016]本技术提供一种基于FPGA与CPU的视频叠加模块，采用中央处理器、现场可编程门阵列、网络物理层芯片、第一电平转换芯片、第二电平转换芯片和PAL视频电路，其中，中央处理器的第一端与网络物理层芯片相连接，中央处理器的第二端与第一电平转换芯片相连接，中央处理器的第三端和第四端分别通过UART接口和PCIE接口与现场可编程门阵列相连接，现场可编程门阵列的第一端与第二电平转换芯片相连接，现场可编程门阵列的第二端与PAL视频电路相连接。本技术提供的基于FPGA与CPU的视频叠加模块，简化电路结构，减少不必要的芯片使用，优化了电路设计，节约了硬件设计成本；具有电路结构简单、灵活性高、易于实现、稳定性高、可靠性好且低功耗的特点，可以运用于视频采集处理与定位领域。
附图说明
[0017]图1为本技术提供的基于FPGA与CPU的视频叠加模块一实施例的功能框图；
[0018]图2为本技术提供的基于FPGA与CPU的视频叠加模块一实施例的连接框图；
[0019]图3为本技术提供的基于FPGA与CPU的视频叠加模块中时钟电路一实施例的电路原理示意图；
[0020]图4为本技术提供的基于FPGA与CPU的视频叠加模块中PAL视频输出电路一实施例的电路原理示意图；
[0021]图5为本技术提供的基于FPGA与CPU的视频叠加模块中PAL视频输入电路一实施例的电路原理示意图；
[0022]图6为本技术提供的基于FPGA与CPU的视频叠加模块一实施例的结构爆炸示
意图。
[0023]附图标号说明：
[0024]10、中央处理器；20、现场可编程门阵列；30、网络物理层芯片；50、第一电平转换芯片；60、第二电平转换芯片；70、PAL视频电路；81、eMMC芯片；82、DDR4存储芯片；91、芯片；92、第三电平转换芯片；93、SDI编码芯片；94、SDI解码芯片；95、DDR3存储芯片；96、flash存储芯片；100、电路控制板；200、槽式导热板。
具体实施方式
[0025]为了更好的理解上述技术方案，下面将结合说明书附图以及具体的实施方
【技术保护点】
【技术特征摘要】
1.一种基于FPGA与CPU的视频叠加模块，其特征在于，包括中央处理器（10）、现场可编程门阵列（20）、网络物理层芯片（30）、第一电平转换芯片（50）、第二电平转换芯片（60）和PAL视频电路（70），其中，所述中央处理器（10）的第一端与所述网络物理层芯片（30）相连接，所述中央处理器（10）的第二端与所述第一电平转换芯片（50）相连接，所述中央处理器（10）的第三端和第四端分别通过UART接口和PCIE接口与所述现场可编程门阵列（20）相连接，所述现场可编程门阵列（20）的第一端与所述第二电平转换芯片（60）相连接，所述现场可编程门阵列（20）的第二端与所述PAL视频电路（70）相连接。2.如权利要求1所述的基于FPGA与CPU的视频叠加模块，其特征在于，所述基于FPGA与CPU的视频叠加模块还包括eMMC芯片（81）和DDR4存储芯片（82），所述中央处理器（10）的第四端与所述DDR4存储芯片（82）相连接，所述中央处理器（10）的第五端与所述eMMC芯片（81）相连接。3.如权利要求2所述的基于FPGA与CPU的视频叠加模块，其特征在于，所述基于FPGA与CPU的视频叠加模块还包括芯片（91）、第三电平转换芯片（92）、SDI编码芯片（93）、SDI解码芯片（94）、DDR3存储芯片（95）和flash存储芯片（96），所述现场可编程门阵列（20）的第三端与所述芯片（91）相连接，所述现场可编程门阵列（20）的第四端与所述第三电平转换芯片（92）相连接，所述现场可编程门阵列（20）的第五端与所述SDI编码芯片（93）相连接，所述现场可编程门阵列（20）的第六端与所述SDI解码芯片（94）相连接，所述现场可编程门阵列（20）的第七端与所述DDR3存储芯片（95）相连接，所述现场可编程门阵列（20）的第八端与所述flash存储芯片（96）相连接。4.如权利要求3所述的基于FPGA与CPU的视频叠加模块，其特征在于，所述基于FPGA与CPU的视频叠加模块还包括时钟电路，所述中央处理器（10）与所述时钟电路...
【专利技术属性】
技术研发人员：周猛，邓勇，陈旺，汤显亮，
申请(专利权)人：湖南泽天智航电子技术有限公司，
类型：新型
国别省市：
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