FPGA 开发新选择：Arria 10 开发板快速入门 - 哔哩哔哩

时间：2025-04-04 来源：FPGA_UCY 关于我们 0

开发板简介

产品简介

-A10-027（A10）核心板采用公司Arria-10 GX系列的作为主控制器，核心板采用4个0.5mm间距镀金连接器与母板连接，核心板四个脚放置了4个3.5mm固定孔，此孔可以与底板通过螺丝紧固，确保了在强烈震动的环境下稳定运行。

这款-A10-027核心板能够方便用户对核心板的二次开发利用。核心板使用的Arria-10 GX芯片的解决方案，在FPGA 芯片上挂载了4片DDR4存储芯片，每片DDR4 容量高达4Gb（256Mb x 16）字节，每片16bit 组成64bit 的数据位宽。1片1Gb 的QSPI FLASH 芯片用来静态存储FPGA 芯片的配置文件和其它用户数据。

整个开发系统的结构示意图如下图1-1-1所示：

图1-1-1 开发系统的结构示意图

通过以上示意图，我们可以看到，我们这个核心板开发平台所能含有的接口和功能。

这款核心板的4个板对板连接器扩展出了255个IO，其中、、、的全部IO的电平可以通过更换核心板上的磁珠来修改，满足用户对+1.8V、+1.2V电平接口的需求，默认+1.8V；的全部IO的电平也可以通过更换核心板上的磁珠来修改，满足用户对+3.0V、+2.5V、+1.8、+1.2V电平接口的需求，默认+3.0V；另外核心板也扩展出了16对高速收发器，最高可达17.4 Gbps。对于需要大量IO的用户，此核心板将是不错的选择。而且IO连接部分，同一个BANK管脚到连接器接口之间走线做了等长和差分处理，对于二次开发来说，非常适合。

产品规格

表1-2-1 -A10-027核心板规格

产品外观

产品结构尺寸图

核心板结构尺寸图：65(mm)x85(mm)， PCB：14 层

-A10-027核心板尺寸图

二、FPGA芯片

核心板使用的是公司的Arria-10 GX芯片，芯片型号可选。速度等级为3，温度等级为工业级。此型号为封装，1152个引脚，引脚间距为1.0mm。核心板FPGA芯片型号可根据用户需求灵活更改，兼容270K~1150K逻辑的F35()封装。 Arria-10 GX FPGA的芯片命名规则如下图2-1所示：

图2-1-1 Arria-10 FPGA命名规则图

Arria-10 GX 的主要参数表

表2-1-1 Arria-10 GX 的主要参数表

三、DDR4 SDRAM

-A10-027开发板上配有四片的4 Gb的DDR4芯片,型号为-DR-F-D。每片DDR4 SDRAM数据位宽为16 bit，共组成64 bit的数据总线宽度。因为4片DDR4芯片连接到FPGA的、、的接口上，DDR4 SDRAM的最高运行速度可达1200 MHz(数据速率2400 Mbps)。DDR4的具体配置如下表3-1-1所示。

表3-1-1 DDR3配置

核心板的DDR4的接口的设计示意图如下图3-1-1所示：

核心板采用高速布线，DDR4 的硬件设计需要严格考虑信号完整性，开发板的电路及PCB 设计已经充分考虑了匹配电阻/终端电阻，走线阻抗控制，走线等长控制，以确保DDR4 稳定工作。

核心板的4片DDR4实物如下图3-1-2所示：

图3-1-2 核心板的4片DDR4实物

核心板的4片DDR4管脚分配配置如下表3-1-1所示：

四、FPGA BANK接口电平选择

核心板上对外的BANK分别为/2J/2K/3D, 这些BANK的IO均支持1.8V/1.2V两种电平可调，默认电平为1.8V。, 这些BANK的IO均支持3.0V/2.5V/1.8V/1.2V四种电平可调，默认电平为3.0V。如果需要更换电平，只需要更换对应位置磁珠即可实现调整,核心板BANK电平调节磁珠位置，如下表4-1-1所示:

表4-1-1 BANK电平调节磁珠位号

五、QSPI Flash

开发板配有一片1Gb大小的Quad-SPI Flash芯片，型号为-0SIT，它使用1.8V CMOS电压标准。由于QSPI FLASH的非易失特性，在使用中，它可以存储FPGA的配置Bin文件以及其它的用户数据文件。

开发板的QSPI的设计示意图如下图5-1-1所示：

图5-1-1 开发板的QSPI的设计示意图

核心板的QSPI Flash实物如下图5-1-2所示：

图5-1-2 开发板的QSPI Flash的设计示意图

QSPI Flash管脚分配配置表如表5-2-1所示:

表5-1-2 QSPI Flash管脚配置表

六、核心板时钟

-A10-027核心板为了准确适配不同用途的时钟频率，板载多个时钟源。其中包括的系统时钟源 CMOS晶振，的差分时钟源晶振, 200 MHz的DDR4的外部差分时钟源晶振。是一款高精度、超低相噪的晶振，非常适合作为高速信号处理系统的时钟源。最后，板卡还配有的初始化时钟源 CMOS晶振，连接引脚，用于高速收发器的初始化处理。

1.FPGA 系统时钟源

板上提供了一个单端100 MHz 的FPGA 系统时钟源，晶振输出连接到FPGA 的全局时钟，这个全局时钟可以用来驱动FPGA 内的用户逻辑电路。

该时钟源的原理图如下图6-1-1所示:

图6-1-1 时钟源的原理图

系统时钟引脚分配如下表6-1-1所示：

表6-1-1 系统时钟引脚分配

2.时钟

核心板上为收发器提供了的参考时钟。参考时钟连接到。该时钟源的原理图如下图6-2-1所示：

图6-2-2 时钟源原理图

时钟源FPGA引脚配置如下表6-2-2所示：

表6-2-2 时钟源FPGA引脚配置

3.DDR4外部时钟

板上提供了一个200 MHz的DDR4的外部差分时钟源，型号为晶振。是一款高精度、超低相噪的晶振，非常适合作为高速信号处理系统的时钟源。

该时钟源的原理图如下图6-3-1所示:

图6-3-1 DDR4外部时钟时钟源原理图

DDR4时钟源FPGA引脚配置如下表6-3-1所示：

表6-3-1 DDR4时钟源FPGA引脚配置

4.初始化时钟

核心板上还配有的初始化时钟源,型号为，输出电平为 CMOS，连接引脚。该时钟是在高速收发器上电初始化时，提供驱动时钟；初始化后用户也可以使用该时钟，给FPGA逻辑侧其他地方提供时钟源；

该时钟源的原理图如下图6-4-1所示:

图6-4-1 DDR4外部时钟时钟源原理图

初始化时钟源FPGA引脚配置如下表6-4-1所示：

表6-4-1 初始化时钟源FPGA引脚配置

5.JTAG调试口

-A10-027核心板板载了一个6PIN的贴片JTAG下载调试接口，方便用户单独调试FPGA。

核心板的JTAG接口连接示意如下图6-5-1所示：

图6-5-1核心板的JTAG接口连接示意图

七、系统复位

-A10-027核心板支持上电复位，复位整个芯片，同时配合按键也为系统提供全局复位信号。

通过按键U1实现全局复位，高电平复位。该管脚接在了BANK 3B的AJ4管脚上，如图7-1-1所示

图7-1-1连接示意图

八、LED灯

核心板上有5个红色LED灯，其中1个是DDR4参考电源指示灯（D3），当DDR4参考电源供电正常后，LED指示灯会亮起。1个是电源指示灯（D5），上电成功电源指示灯会亮起。1个是FPGA加载指示灯（D6），当FPGA成功加载后，灯会亮。另外还有2个信号指示灯（D1、D2），与FPGA IO管脚直接相连，可给用户使用，高电平灯亮。

LED灯硬件连接的示意图如下图8-1-1、图8-1-2所示：

九、核心板电源

核心板集成电源管理，+5~+12V电源输入通过ADI 电源芯片分别产生0.9V和0.95V的两路电源，其中一路为FPGA的核心提供稳定的电源，另一路为 GXB的VCCRT提供稳定的电源，输出电流高达8A，满足FPGA电流需求。+5—+12V电源输入通过ADI 电源芯片分别产生+1.2V、+1.8V、+2.5V、+3.0V电压，单片有两路电源输出，所以需要2片。为FPGA其他电源、DRR4、晶振、FLASH等供电。+5V电压经过转换为3.3V直流，为3.3V晶振提供电压。另外电源上电顺序按官方时序要求进行了控制。

核心板供电架构如下图9-1-1所示：