vivado进阶：FPGA实现（一）

时间：2025-03-24 来源：FPGA_UCY 关于我们 0

中国大学MOOC

[UESTC数字设计FPGA应用]

通过实践，进一步掌握硬件描述语言（ HDL）与开发的全过程。在的开发环境下，使用 HDL编译代码。根据原理图和对于端口的说明，编写约束文件，对电路进行实现，并进行仿真，然后下载到电路板验证。以简单工程多数表决器为例，进行实现。掌握 HDL的基本语言，FPGA的仿真方法，以及开发板的使用方法。第一个工程：多数表决器

使用FPGA实现简单的组合逻辑电路。

三个输入分别是a,b,c，输出是f。

基本思路：

1、根据问题的描述作出真值表；

2、得到最小项表达式；

3、卡诺图圈图得到逻辑函数的表达式；

4、下新建工程进行开发。

进入工程

小贴士：

1、左侧（工程管理）中有设置一项，可以对使用的开发板进行修改。

2、在比特流选项中选择-bin.file，是需要最后下载到FPGA配置的Flash。

3、发现自己找不到的小框之后，可以单击左侧栏中的来找到。

4、界面右上角会显示项目的工作状态。

设计源文件代码

module v_dsbjq(
  input a,
  input b,
  input c,
  output f
    );
    assign f=a&b|b&c|a&c;   //f=ab+ac+bc
endmodule

之后可以进行RTL分析，发现其实正好是一个门级电路。

进行仿真

1、创建仿真文件，建议命名前加sim_，便于记忆区分。该工程的仿真文件命名为。

注：仿真文件不需要任何的输入输出参数

module sim_dsbjq();
 reg a,b,c;   //定义reg型，
 wire f;     //定义输入输出变量
 v_dsbjq  u1(a,b,c,f);  //调用模块，命名实例,源模块和仿真模块参数名称这里相同
 initial
 begin
 a=0;b=0;c=0;
 end
 always #10 {a,b,c}={a,b,c}+1;
endmodule

使用reg型变量的原因：

1、为模块的激励信号准备寄存器，其值可以在仿真文件中改写，如果使用wire型变量就不行了

2、仿真的时候需要对模块施加激励信号，激励信号就从这些寄存器生成

3、可以修改值，存储值，用于仿真的激励信号很合适

调用模块成功的条件：

1、a,b,c这三个寄存器变量和模块dsbjq的三个输入变量同名

2、f这wire变量f和模块dsbjq的输出变量f同名

3、且调用顺序和模块dsbjq的接口信号顺序一致！

module sim_dsbjq();
 reg in_a,in_b,in_c;   //定义reg型，
 wire out_f;     //定义输入输出变量
 v_dsbjq  u1(
 .a(in_a),
 .b(in_b),
 .c(in_c),
 .f(f));  //调用模块，命名实例,源模块和仿真模块参数名称这里相同
 initial
 begin
 in_a=0;in_b=0;in_c=0;
 end
 always #10 {in_a,in_b,in_c}={in_a,in_b,in_c}+1;
endmodule

换一种调用方式：

.a(in_a) 前者表示源模块中的参数，括号是送给该参数的值，也可以直接给0或者1。

使用工程管理窗口的“仿真”选项，进行行为级仿真，仿真结果会在右侧以页框的形式出现。

编写约束文件

在添加设计源文件和仿真文件相同的界面目录中添加约束文件（），进入相同流程，所不同的是创建新文件名：（习惯前缀con_），文件类型为XDC。之后可以看到在文件目录下约束项目录下出现该文件。

注：约束文件的功能

1、为模块分配FPGA管脚；

2、为FPGA的管脚配置输入输出电平标准或其他属性；

3、根据于模块信号的输入输出类型，配置被约束的FPGA管脚是输入还是输出。

## switches拨码开关
set_property PACKAGE_PIN F3 [get_ports a]
set_property IOSTANDARD LVCMOS33 [get_ports a]
set_property PACKAGE_PIN H4 [get_ports b]
set_property IOSTANDARD LVCMOS33 [get_ports b]
set_property PACKAGE_PIN N4 [get_ports c]
set_property IOSTANDARD LVCMOS33 [get_ports c]
## led 灯管显示
set_property PACKAGE_PIN E3 [get_ports f]
set_property IOSTANDARD LVCMOS33 [get_ports f]