当前位置:首页 > 新闻资讯 > FPGA之家动态 >

FPGA中逻辑资源和门的对应关系

时间:2024-08-09      来源:网络搜集 关于我们 0

  在平时工作中,经常会听到哪个FPGA或者某个芯片包含了几百万门,每次听到这种数字,很多FPGA工程师都会一愣一愣的,因为大家工作中,说的逻辑资源数量,一般是指CLB或者Slice的个数,没人会特指有多少逻辑门。而且现在的LUT都是4输入或者6输入,可以做成逻辑门的组合,跟普通的逻辑门个数肯定不会是一对一关系。今天我们来看下这个关系如果对应。

  在查资源时,看到一个词--logic cell,平时没太注意到,但器件手册中都会提到。

image-20221031201440575

来看下官方的解释:

image-20221031201151101

在7系列的手册中,也可以看到:

The ratio between the number of logic cells and 6-input LUTs is 1.6:1

也就是说,对于7系列包含的6输入LUT来说,一个LUT等效于1.6个logic cell。

所以上面第一个图中,logic cell的个数与slice的个数比是6.4:1,因为一个Slice里面包含4个LUT,而一个LUT等效于1.6个logic cell,因此1.6*4 = 6.4.

在xilinx的另一个手册中,提到一个Logic Cell大致等效于15个ASIC Gate,当然这种等效关系并不是很准确的,我们只能做个参考。

image-20221031203104770

所以,以XC7VX690T为例,有693120个Logic Cell,对应的ASIC Gate的个数为:693120*15=10,396,800,也就是一千万逻辑门。

欢迎大家学习我的课程:

System Generator & HLS数字信号处理教程

FPGA时序约束教程

FPGA时序约束理论篇之建立保持时间FPGA时序约束理论篇之时序路径与时序模型 FPGA时序约束理论篇之IO约束 FPGA时序约束理论篇之时钟周期约束 FPGA时序约束理论篇之两种时序例外 FPGA时序约束理论篇之xdc约束优先级 FPGA时约束实战篇之梳理时钟树 FPGA时序约束实战篇之主时钟约束 FPGA时序约束实战篇之衍生时钟约束 FPGA时序约束实战篇之延迟约束 FPGA时序约束实战篇之伪路径约束 FPGA时序约束实战篇之多周期路径约束 Vivado时序约束辅助工具 FPGA时序约束之Tcl命令的对象及属性

FPGA时钟篇

FPGA时钟篇(一)  7系列的时钟结构

FPGA时钟篇(二)  7系列clock region详解

FPGA时钟篇(三) MRCC和SRCC的区别

FPGA博客整理

Vivado中的Elaborate是做什么的?

Vivado non-project模式示例

linux vivado安装时卡在最后一步解决方案

set_output_delay如何约束?

set_input_delay如何约束?

FPGA中的fast corner和slow corner是什么?

Vivado DDR4仿真

FPGA中BEL Site Tile FSR SLR分别指什么?

vivado如何快速找到schematic中的object

Xilinx FPGA中HP HR HD bank分别是什么用途

FPGA的虚拟时钟如何使用?

进入IP Core的时钟,都不需要再手动添加约束么?

false path和asynchronous的区别

Xilinx FPGA的DNA是什么?

Xilinx Ethernet MAC IP调试的小坑管脚约束问题导致生成bit时报错 如何在不重新Implentation情况下生成bit?FPGA跨异步时钟ASYNC_REG和XPM_CDC处理VS Code自动例化Verilog模块XDC约束中加入注释,为什么会导致该约束失效?GTX/GTH/GTY/GTP/GTZ/GTM有什么区别?Vivado IP中的Shared Logic到底是干嘛的?Vivado的Implementation都包含哪些步骤?导出ILA数据到Python

DDR突然初始化失败 Debug记录

D触发器都有哪几种类型?对应什么样的代码?

Xilinx DDR4/DDR3 - Hardware Debug Guide

Virtex7 Microblaze下DDR3测试

Vivado综合后要解决哪些问题?

如何设定寄存器的初始值?

使用SystemVerilog简化FPGA中的接口

FPGA 中的有符号数乘法

大家一致避免使用的锁存器为什么依然存在于FPGA中?我们对锁存器有什么误解?

FPGA中截位导致的直流分量如何去除? 

FPGA复位的正确打开方式

影响FPGA时序的进位链(Carry Chain), 你用对了么??

Xilinx FPGA Partial Reconfiguration 部分重配置 详细教程

Vivado HLS教程笔记

Hold Time违例,该如何解决

Vivado中jobs和threads的区别?选择多个jobs能加快实现速度么?

Vivado调试小结:ILA debug中的数据也许并不可信

Vivado时序收敛技术(一) Baseline基础理论

Vivado时序收敛技术(二) 时序违例的根本原因及解决方法

Vivado中模块封装成edif和dcp

生成Verilog HDL例化模板


注明:本内容来源网络,不用于商业使用,禁止转载,如有侵权,请来信到邮箱:429562386ⓐqq.com 或联系本站客服处理,感谢配合!

用户登陆

    未注册用户登录后会自动为您创建账号

提交留言