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> 团队自研TTE/TSN技术
介绍团队自研的TTE/TSN、HINOC等相关的关键技术。
CCBN2018上的HINOC——发布全球首款接入速率4Gbps的HN4000样机国内首个星载时间触发以太网系统科普视频！新飞船返回舱开舱，央视持续报道时间触发以太网技术祝贺我国首次成功完成高速局域网空间在轨试验 ——新一代载人飞船上的“通院故事”鲲鹏翔空，我们将继续努力!超5G，强实时，西电TTE2.0演示系统发布!邱智亮——做一个执着快乐的工匠个人及团队介绍你见过物理层的以太网帧长什么样子吗?基于以太网MAC IP核的IEEE1588协议的设计与实现基于时间触发以太网的AS6802时间同步协议的设计与实现一个人，一个想法，一家公司和即将被改变的全世界网络从一次TSN相关协议实现中了解以太网MAC地址的含义FPGA做正则匹配和网络安全，究竟有多大的优势?SDN先驱Nick教授以及netFPGA无法完美实现6802时间同步实验室自研产品介绍：一种多功能的三端口T型转发器从gem5到ASIP，如何打造一款自己的交换芯片模拟器?TSN、智能驾驶和边缘计算有什么关系?以太网中时间同步的那点事FPGA是网络交换领域的不二选择硬件定制的TOE也是美股频繁熔断的原因之一吗?听老黄谈可组合、可加速、 可编程的未来数据中心架构！> 芯片设计课程及相关实验介绍芯片设计课程及相关实验，包括Verilog介绍、简单实验、作业批改、课程内容宣传等。一个通院集成课教师眼中的中兴事件与选课IC自媒体访谈: 西电通院专用集成电路课程学习第一次作业分析及第二次作业说明一些Verilog的基础知识及第一次作业批改的补充说明2017年通院《专用集成电路设计》课程简介干货! Verilog HDL初设计注意事项第二次作业问题汇总及其它Verilog 描述FIFO以及FIFO的使用流水灯上板实验关于上机等问题的事件经过分享程序——Verilog HDL代码分析及整理软件Verilog HDL代码转VHDL代码芯片测试领域研究热点——硅后验证(post silicon validation) 简介第三次上机作业问题汇总养成坚持记日志的好习惯Verilog HDL描述的组合逻辑环在FPGA实现时到底有什么问题？2018年专用集成电路设计课程选课宣传13学习没烦恼 | 集成电路课堂笔记毕业寄语——做自己的英雄如何快速生成Verilog代码文件列表? (内附开源C代码)准研一暑期培训片段“不学习的日子，吃雪糕都是苦的”每一天，为自己加油!AI+集成电路，两场会议看我们和国外的差距!欢迎关注“西电通院集成电路设计导论"公众号从《Chip Wars》一文看国内高校的芯片研究现状【源码】基于FPGA的PPPoE协议获取账号密码的攻击实现为什么FPGA调试中双口RAM的读写冲突总是隐藏的很深很深Verilog代码转VHDL代码经验总结 一种通过FPGA对AD9558时钟管理芯片进行配置的方法龙芯杯CPU设计竞赛与ZYNQ设计流程介绍【干货】手把手教你用Zedboard学习Linux移植和驱动开发位宽不足时数据溢出导致系统“假性卡死”问题分析留守在家，如何提升和精进FPGA设计能力？老师，你帮我在实验室电脑上安装一个Teamviewer软件吧一文学会使用全球第四大数字芯片仿真器iverilog！> 论文解读对网络交换领域或者芯片领域的最新研究进展进行翻译、解读。【干货】 EDA顶级盛会DAC2019会议全文链接下载（含科研翻译利器演示）TTTech与Intel联合发布TSN白皮书，强调FPGA在TSN中的应用介绍一篇可以动态编辑Xilinx FPGA内LUT内容的深度好文!微软Azure加速网络: 公共云中的SmartNICHLS与RTL语言使用情况调查谈谈“白兔”时间同步技术在5G和金融中心中的应用谷歌会超越三大巨头垄断芯片EDA设计工具吗?业界第一个真正意义上开源100 Gbps NIC Corundum介绍Google芯片自动布局论文解读一种可以监控全世界网络的可编程智能NIC【开源】竖亥：实测FPGA平台上HBM的惊人带宽!目前学术界最先进的数据包调度器介绍!带有同步器的NoC结构是解决FPGA高速时序收敛的关键原因吗?具有调节器和非理想时钟的时敏网络中的时间同步问题"小爱同学"之类语音唤醒芯片相关技术介绍> 工具使用调试技巧及时序约束Vivado、Modelsim 、VCS+Verdi、NC+Simvision、脚本使用技巧、时序约束等实例分析。用QuartusⅡ和ModelSim做后仿真(时序仿真)发现了Vivado2016.2版本的一 个BUG!Vivado2016.2的又一个BUG!Vivado进行FPGA调试“犯罪现场"，在仿真环境中重现方法干货：Vivado直接修改RAM初始化文件， 避免重新综合、实现的方法如何用ModelSim独立仿真ISE的仿真工程用Modelsim独立仿真带Vivado IP核的仿真工程FPGA中的时序约束——从原理到实例Vivado设计锁定与增量编译(附工程)【干货】推荐一款FPGA仿真调试鸟枪换炮的工具!摆脱Vivado单独建仿真环境的终极解决方案NCVerilog+SimVision+Vivado仿真环境搭建Linux系统下VCS2016和Verdi_2016的安装教程【重磅干货】手把手教你动态编辑Xilinx FPGA内LUT内容【干货】FPGA设计中大位宽、高时钟频率时序问题调试经验总结【源码】Vivado调用Questa Sim仿真小技巧【新手入门】Vivado工程升级及板级信号调试【新手入门】ISE工程升级到Vivado及板级信号调试技术【实测】网络中可以传小于64字节的数据包吗?【超实用】一分钟学会如何用最小存储空间保存Vivado工程!【干货】八小时超长视频教你掌握FPGA时序约束！【干货】 三小时独家视频详解玩转Vivado IP核秘诀!【源码实战】 你要的时序约束实例演示视频来了！> 高速接口实战分析
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图文排版:祝钊华 责任编辑:潘伟涛
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