FPGA工程师面试题汇总（附答案）

如果存在时序违例，它们有何影响？可以如何修复？

解题思路：时序违例分为2类：建立时间违例和保持时间违例。 简历时间违例的发生，会导致数据没有充足的时间在时钟上升沿到来之前做好准备，从而可能导致采集到的数据不正确。 建立时间违例的修复方法有以下2种：

（1）改用速度更快的器件，降低触发器时钟边沿到数据输出端的响应时间，以增大留给建立时间的时间余量。

（2）缩短电路中的逻辑。如果在电路中2级D触发器之间的组合逻辑电路逻辑深度过深或者逻辑过长，可以考虑分步进行，将一段长的逻辑分成两个或者多个步骤分别实现，以减小每个时钟周期内Tp-logic逻辑运算时间，从而增大留给建立时间的时间余量。 保持时间违例的发生，会导致前一个周期的数据尚未打入后一级电路就被冲掉。 保持时间违例的修复方法有以下4种：

（1）改用速度慢一些的器件，增加器件响应时间，从而增大Tcq时间，以增大留给保持时间的时间余量。

（2）加长2级D触发器中组合逻辑电路中的逻辑，加长逻辑运算时间Tp-logic。以增大留给保持时间的时间余量。

（3）加延迟缓冲。如可以加2级反相器。在不影响原有逻辑的基础上，加大数据传播所需要的时间，从而增大留给保持时间的时间余量。

（4）降低器件电压（不推荐）

亚稳态产生的原因是什么？它稳定之后的结果是确定的吗？

解题思路：产生的原因：在数字电路中，如果数据传输的过程中不满足建立时间和保持时间，或者是复位信号释放不满足恢复时间，则电路会产生亚稳态。 亚稳态稳定之后的结果：亚稳态需要经过大于等于决断时间的时间之后才会回到一个确定的状态，但是这个结果是随机地稳定到0或...