时间：2025-04-02 来源：FPGA_UCY 关于我们 0
本发明专利技术是一种基于FPGA阵列与DSP的压缩数据处理系统。本发明专利技术涉及压缩数据处理技术领域，本发明专利技术为了能够在数据中心出现压缩数据堆积情况时，对压缩数据进行边缘端在线处理。本发明专利技术通过FPGA阵列与DSP结合的方式，为压缩数据的边缘端处理提供丰富的逻辑和计算资源，从而满足多通道压缩数据同时解压缩、以及对解压缩数据进行后续处理的需求。
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【技术实现步骤摘要】
本专利技术涉及压缩数据处理，是一种基于fpga阵列与dsp的压缩数据处理系统。
技术介绍
1、由于云计算的日益普及，数据中心必须处理不断增长的数据流量。数据压缩虽然可以减少数据中心对通信带宽和存储容量的需求，但在使用高峰时也经常出现海量压缩数据堆积，无法及时处理的情况，这就产生了对压缩数据进行边缘端处理的需求。压缩数据处理的第一步通常为解压缩，已有一些研究针对不同解压缩算法在单个fpga上完成了加速。然而，单个fpga由于自身资源的限制，对解压缩后的数据将继续进行处理时可能出现资源不足的情况，同时也可能存在无法对多通道压缩数据源同时解压缩的问题。
2、为解决上述问题，提出基于fpga阵列与dsp的压缩数据处理系统，对数据中心高峰时期堆积的压缩数据进行边缘端在线处理。该系统支持多路压缩数据源输入，可配合多颗fpga进行多通道的并行解压缩。解压缩后的数据可以在fpga阵列中进行高速传输，根据用户逻辑停留在任意fpga中进行处理，或传输至dsp处理器进行处理。
技术实现思路
1、本专利技术为克服现有技术的不足，本专利技术为了能够在数据中心出现压缩数据堆积情况时，对压缩数据进行边缘端在线处理。本专利技术通过fpga阵列与dsp结合的方式，为压缩数据的边缘端处理提供丰富的逻辑和计算资源，从而满足多通道压缩数据同时解压缩、以及对解压缩数据进行后续处理的需求。
2、需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
3、本专利技术提供了一种基于fpga阵列与dsp的压缩数据处理系统，本专利技术提供了以下技术方案：
4、一种基于fpga阵列与dsp的压缩数据处理系统，所述系统包括：6个fpga、dsp最小系统，5路压缩数据输入接口，2路rs422压缩数据处理结果输出接口、时钟/触发接口、时钟和触发分发模块、rs422控制指令接口和2路eth以太网接口，还包含12v电源转换模块、以及jtag模块；
5、6个fpga连接5路压缩数据输入接口，压缩数据在相应fpga中直接完成解码，随后可在本地进行处理，或通过横向/纵向的gtx传输到其它fpga中进行处理；
6、当出现需要dsp最小系统进行处理的数据，将其通过gtx传输到对应fpga，再通过emif接口发送至dsp最小系统；通过dsp最小系统计算得到的压缩数据处理结果将通过rs422接口返回，对应fpga也可直接通过rs422接口返回压缩数据处理结果；
7、通过单独的rs422接口为用于接收解压缩控制指令，电源转换模块用于将12v输入转换为板内fpga、dsp最小系统；jtag模块用于通过商业软件对fpga进行编程与联合调试。
8、优选地，电源转换模块包括若干块多输出降压调节器和低压差线性稳压器组成；可接收4～14v电压输入，通过多通道的可配置电压电流输出来满足fpga内部的多种电源与功率需求；以的输出作为输入，为dsp、高速接口芯片、与各类存储芯片提供高质量、独立的电源。
9、优选地，时钟和触发分发模块均选用芯片，s2和s1的逻辑电平配置为1和0；时钟分发模块的输入为数据处理板外部的3.3v时钟信号，即信号，该信号经过，得到6路相同的3.3v时钟信号，然后分发给6个fpga；触发分发模块的输入为数据处理板外部的3.3v触发信号，即信号，该信号经过，得到6路相同的3.3v触发信号，然后分发给6个fpga。
10、优选地，fpga采用复旦微，其最小系统包括电源模块、时钟模块和存储模块三部分。
11、优选地，dsp最小系统采用ti的，包含电源模块、时钟模块、仿真器模块和存储模块；时钟模块和电源模块分别为dsp提供时钟与电源；仿真器模块可将用户程序烧入存储模块中的flash存储器；存储模块还包含sram存储器，由dsp的ace接口控制，为dsp提供数据外部存储与交换功能。
12、优选地，接口采用ti公司的收发器系列的千兆位收发器——，作为2711接口电路的物理层芯片；可完成高速并行数据与差分串行数据之间的转换，支持高达2.7gbps的串行数据收发速率。
13、优选地，rs-422接口用于指令/测控数据和处理后的数据的传输，由美信公司的芯片实现，该芯片由3.3v驱动，提供了完整的rs-422通信解决方案，可以速率通信。
14、优选地，高速数据处理板通过jtag接口与数据处理板外的jtag仿真器进行连接，通过jtag仿真器和软件可以对数据处理板内的6块fpga进行联合调试。
15、一种数据处理器，所述处理器包含一种基于fpga阵列与dsp的压缩数据处理系统。
16、一种服务器，所述服务器包含一种基于fpga阵列与dsp的压缩数据处理系统。
17、本专利技术具有以下有益效果：
18、本专利技术每路压缩数据输入接口，可接收最高2.7gbps速率的压缩数据输入；每路rs-422压缩数据处理结果发送接口，可以最高速率发送压缩数据处理结果。fpga阵列中横向支持最高速率通信，纵向支持速率通信，支持解压缩结果跨fpga处理；整个硬件平台最高存储容量可达6gb。
【技术保护点】
1.一种基于FPGA阵列与DSP的压缩数据处理系统，其特征是：所述系统包括：6个FPGA、DSP最小系统，5路压缩数据输入接口，2路RS422压缩数据处理结果输出接口、时钟/触发接口、时钟和触发分发模块、RS422控制指令接口和2路ETH以太网接口，还包含12V电源转换模块、以及JTAG模块；
2.根据权利要求1所述的一种基于FPGA阵列与DSP的压缩数据处理系统，其特征是：
3.根据权利要求2所述的一种基于FPGA阵列与DSP的压缩数据处理系统，其特征是：
4.根据权利要求3所述的一种基于FPGA阵列与DSP的压缩数据处理系统，其特征是：
5.根据权利要求4所述的一种基于FPGA阵列与DSP的压缩数据处理系统，其特征是：
6.根据权利要求5所述的一种基于FPGA阵列与DSP的压缩数据处理系统，其特征是：
7.根据权利要求6所述的一种基于FPGA阵列与DSP的压缩数据处理系统，其特征是：
8.根据权利要求7所述的一种基于FPGA阵列与DSP的压缩数据处理系统，其特征是：
9.一种数据处理器，其特征在于，所述处理器包含如权利要求1-8所述的一种基于FPGA阵列与DSP的压缩数据处理系统。
10.一种服务器，其特征在于，所述服务器包含如权利要求1-8所述的一种基于FPGA阵列与DSP的压缩数据处理系统。
【技术特征摘要】
1.一种基于fpga阵列与dsp的压缩数据处理系统，其特征是：所述系统包括：6个fpga、dsp最小系统，5路压缩数据输入接口，2路rs422压缩数据处理结果输出接口、时钟/触发接口、时钟和触发分发模块、rs422控制指令接口和2路eth以太网接口，还包含12v电源转换模块、以及jtag模块；
2.根据权利要求1所述的一种基于fpga阵列与dsp的压缩数据处理系统，其特征是：
3.根据权利要求2所述的一种基于fpga阵列与dsp的压缩数据处理系统，其特征是：
4.根据权利要求3所述的一种基于fpga阵列与dsp的压缩数据处理系统，其特征是：
5.根据权...
【专利技术属性】
技术研发人员：刘连胜，杨雨霏，彭宇，彭喜元，刘大同，
申请(专利权)人：哈尔滨工业大学，
类型：发明
国别省市：
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