时间：2025-02-25 来源：FPGA_UCY 关于我们 0
本发明专利技术提供了一种VDES上行数据FPGA处理方法，包括VDES系统，所述VDES系统包括卫星端和多个船站，所述卫星端分别与每个船站双向通信连接。本发明专利技术有益效果：VDES卫星与船站上行通信中，船站发出请求后，若发出请求的船站数量大于卫星处理的信道数量，同一帧时间段船站发出的多个请求都能得到处理；本方法适用于VDES中卫星与多个船站之间通信，在卫星端采取的有效方法，占用的FPGA内部资源很少，方法简单，易于实现。易于实现。易于实现。
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【技术实现步骤摘要】
一种VDES上行数据FPGA处理方法
[0001]本专利技术属于船舶通信
，尤其是涉及一种VDES上行数据FPGA处理方法。
技术介绍
[0002]VDES（VHF Data ，甚高频数据交换系统）是船舶自动识别系统(AIS)加强和升级版系统，集成现有AIS功能，并增加了特殊应用报文(ASM)和宽带甚高频数据交换(VDE)功能，可有效缓解现有AIS数据通信的压力，满足船对船、船对岸、船对卫星、岸对卫星相互之间的所有数据交换服务的需要，属于第三代海事通信系统。
[0003]随着信息通信技术和无线电技术的不断发展，水上无线电通信导航正在向智能化、融合化和数字化方向发展。在水上移动业务领域引入VDES以及对相关信道配置进行调整，必将大大缓解现有AIS数据通信的压力，为保护船舶航行安全提供有效的辅助手段。同时也将全面提升水上数据通信的能力和频率使用效率，对推动水上无线电数字通信产业发展有重要意义。
[0004]VDE(VHF )是VDES的核心功能,是VDES实现高带宽数据通信基础。VDE分为陆基VDE及天基(卫星)VDE两部分,能传输多种结构的信息。目前，国内对VDES系统的研究处于起步和探索阶段。
[0005]在甚高频数据交换系统(VDES)中，根据R
‑
REC
‑
M.2092
‑1‑
标准，VDE
‑
SAT组成部分功能分为以下类型：
•
寻呼
•
卫星到船舶广播多包数据传输
•
卫星到船舶编址多包数据传输
•
卫星到船舶短消息
•
船到卫星编址多包数据传输
•
船到卫星短消息其中，前四种为下行通信，由卫星主动发起，后两种为上行通信，船站提出请求后由卫星根据请求发起通信，船站提出的请求在当前帧相应时隙发出请求后，需要等到后面的帧时隙到来时才能处理。
[0006]当前应用中存在的问题是若当前时隙存在多个船站发出请求信息，标准中没有提供有效的处理方法，等待卫星端处理时隙到来时，只有当时可见的请求能得到处理，在这之前的请求信息可能被后面的船站请求信息所覆盖，这样可能造成重要或者紧急的船站请求信息不能得到及时处理。
技术实现思路
[0007]有鉴于此，本专利技术旨在提出一种VDES上行数据FPGA处理方法，以解决上述现有技术中存在的问题，无需增加复杂的处理流程，无需增加更多FPGA硬件资源，达到紧急业务能够得到及时处理，减少等待时间，普通业务能得到有序处理，不至于因为长时间处理紧急业
务而长期等待。
[0008]为达到上述目的，本专利技术的技术方案是这样实现的：一种VDES上行数据FPGA处理方法，包括VDES系统，所述VDES系统包括卫星端和多个船站，所述卫星端分别与每个船站双向通信连接；卫星端的FPGA处理方法包括以下步骤：S1、卫星端向船站下发卫星公告牌；S2、船站接收卫星公告牌，船站与卫星端开始VDE
‑
SAT整帧周期传输，船站开始计时，进行功能时隙划分后按照功能时隙划分结果计时到VDE
‑
SAT整帧周期的第一个TDMA帧RAC信道时隙范围，并向卫星端的预处理模块发送第一RAC时隙块请求；S3、预处理模块对第一RAC时隙块请求进行预处理后，将资源请求任务存入卫星端的第一RAM处理模块的RAM1或RAM2；S4、卫星端的第二RAM处理模块对存入第一RAM处理模块的RAM1或RAM2的资源请求任务的紧急程度进行二次排序，并发送给卫星端的通信处理模块；S5、船站继续计时，计时到VDE
‑
SAT整帧周期的第二个TDMA帧RAC信道时隙范围，并向卫星端的预处理模块发送第二RAC时隙块请求；S6、预处理模块对第二RAC时隙块请求进行预处理后，将资源请求任务存入第一RAM处理模块的RAM3或RAM4；S7、第二RAM处理模块对存入第一RAM处理模块的RAM3或RAM4的资源请求任务的紧急程度进行二次排序，并发送给通信处理模块；S8、船站继续计时，计时到VDE
‑
SAT整帧周期的第三个TDMA帧RAC信道时隙范围，并向卫星端的预处理模块发送第三RAC时隙块请求；S9、预处理模块对第三RAC时隙块请求进行预处理后，将资源请求任务存入第一RAM处理模块的RAM5或RAM6；S10、第二RAM处理模块对存入第一RAM处理模块的RAM5或RAM6的资源请求任务的紧急程度进行二次排序，并发送给通信处理模块；S11、等待下一个VDE
‑
SAT整帧周期到来，通信处理模块依次读取RAM1、RAM3、RAM5、RAM2、RAM4、RAM6的资源请求任务，并依次处理对应的任务，直到所有任务处理完成。
[0009]进一步的，所述卫星端包括预处理模块、第一RAM处理模块、第二RAM处理模块和通信处理模块，所述预处理模块输入端与多个船站通信连接，所述预处理模块输出端与第一RAM处理模块输入端通信连接，第一RAM处理模块输出端与第二RAM处理模块输入端通信连接，所述第二RAM处理模块输出端与通信处理模块输入端通信连接。
[0010]进一步的，在步骤S3中的预处理包括以下步骤：S31、预处理模块接收第一RAC时隙块请求；S32、预处理模块提取第一RAC时隙块请求的紧急程度信息；S33、预处理模块将第一RAC时隙块请求的紧急程度信息与预先设定的紧急程度阈值进行比较，若大于等于阈值，则存入RAM1，否则存入RAM2。
[0011]进一步的，所述紧急程度包含在字段4中，使用地址0～地址255之间的数值表示紧急程度从低到高。
[0012]进一步的，存入RAM1、RAM3、RAM5的资源请求任务为紧急任务，存入RAM2、RAM4、
RAM6的资源请求任务为普通任务，RAM1、RAM2、RAM3、RAM4、RAM5、RAM6使用地址0～地址511之间的数值表示地址从低到高。
[0013]进一步的，在步骤S33中具体包括以下步骤：S331、假设接收到n1个船站请求任务的紧急程度为X
11
、X
12
、X
13
......X
1i
......X
1n1
，i≥n1，设定阈值为X
th
；S332、若X
11
≥X
th
,则将X
11
的请求任务标志存储进RAM1的地址511，否则存储在RAM2的地址511；S333、接下来若X
12
≥X
th
,则将X
12
的请求任务标志存储进RAM1的地址510，否则存储在RAM2的地址511或者地址510；S334、依次类推，n1个船站请求任务全部存储完。
[0014]进一步的，在步骤S4中的第二RAM处理模块的二次排序包括以下步骤：S41
【技术保护点】
【技术特征摘要】
1.一种VDES上行数据FPGA处理方法，其特征在于：包括VDES系统，所述VDES系统包括卫星端和多个船站，所述卫星端分别与每个船站双向通信连接；卫星端的FPGA处理方法包括以下步骤：S1、卫星端向船站下发卫星公告牌；S2、船站接收卫星公告牌，船站与卫星端开始VDE
‑
SAT整帧周期传输，船站开始计时，进行功能时隙划分后按照功能时隙划分结果计时到VDE
‑
SAT整帧周期的第一个TDMA帧RAC信道时隙范围，并向卫星端的预处理模块发送第一RAC时隙块请求；S3、预处理模块对第一RAC时隙块请求进行预处理后，将资源请求任务存入卫星端的第一RAM处理模块的RAM1或RAM2；S4、卫星端的第二RAM处理模块对存入第一RAM处理模块的RAM1或RAM2的资源请求任务的紧急程度进行二次排序，并发送给卫星端的通信处理模块；S5、船站继续计时，计时到VDE
‑
SAT整帧周期的第二个TDMA帧RAC信道时隙范围，并向卫星端的预处理模块发送第二RAC时隙块请求；S6、预处理模块对第二RAC时隙块请求进行预处理后，将资源请求任务存入第一RAM处理模块的RAM3或RAM4；S7、第二RAM处理模块对存入第一RAM处理模块的RAM3或RAM4的资源请求任务的紧急程度进行二次排序，并发送给通信处理模块；S8、船站继续计时，计时到VDE
‑
SAT整帧周期的第三个TDMA帧RAC信道时隙范围，并向卫星端的预处理模块发送第三RAC时隙块请求；S9、预处理模块对第三RAC时隙块请求进行预处理后，将资源请求任务存入第一RAM处理模块的RAM5或RAM6；S10、第二RAM处理模块对存入第一RAM处理模块的RAM5或RAM6的资源请求任务的紧急程度进行二次排序，并发送给通信处理模块；S11、等待下一个VDE
‑
SAT整帧周期到来，通信处理模块依次读取RAM1、RAM3、RAM5、RAM2、RAM4、RAM6的资源请求任务，并依次处理对应的任务，直到所有任务处理完成。2.根据权利要求1所述的一种VDES上行数据FPGA处理方法，其特征在于：所述卫星端包括预处理模块、第一RAM处理模块、第二RAM处理模块和通信处理模块，所述预处理模块输入端与多个船站通信连接，所述预处理模块输出端与第一RAM处理模块输入端通信连接，第一RAM处理模块输出端与第二RAM处理模块输入端通信连接，所述第二RAM处理模块输出端与通信处理模块输入端通信连接。3.根据权利要求1所述的一种VDES上行数据FPGA处理方法，其特征在于：在步骤S3中的预处理包括以下步骤：S31、预处理模块接收第一RAC时隙块请求；S32、预处理模块提取第一RAC时隙块请求的紧急程度信息；S33、预处理模块将第一RAC时隙块请求的紧急程度信息与预先设定的紧急程度阈值进行比较，若大于等于阈值，则存入RAM1，否则存入RAM2。4.根据权利要求3所述的一种VDES上行数据FPGA处理方法，其特征在于：所述紧急程度包含在字段4中，使用地址0～地址255之间的数值表示紧急程度从低到高；存入RAM1、RAM3、RAM5的资源请求任务为紧急任务，存入RAM2、RAM4、RAM6的资源请求任
务为普通任务，RAM1、RAM...
【专利技术属性】
技术研发人员：施丽娟，李晓飞，何林飞，霍恩广，宋德民，张春泽，姚子叶，
申请(专利权)人：天津讯联科技有限公司，
类型：发明
国别省市：
全部详细技术资料下载 我是这个专利的主人
