基于FPGA的DDR控制器的读写系统、方法及存储介质技术方案

本发明专利技术提出一种基于FPGA的DDR控制器的读写系统、方法及存储介质。该系统包括：DDR控制器和至少一个DDR存储器。其中，DDR控制器用于判断时钟信号中任一时钟沿的使用环境是否满足发送情形，若满足，则发送当前状态的DDR指令，然后再次更新DDR指令；反之，仅更新当前状态的DDR指令；基于发送当前状态的DDR指令，DDR控制器执行读操作/写操作。本发明专利技术中DDR控制器基于FPGA所实现，在FPGA内通过设置写/读处理模块，以判断时钟沿信号的使用信号，并提出高效读写操作的解决方案，解决了当前技术中实现高效读写依赖于FPGA封装IP本身的性能。本发明专利技术中DDR控制器的读写方法基于FPGA所实现，使得读写方法可以实时处理判断，保证高效且无遗漏的执行读写操作。

全部详细技术资料下载

【技术实现步骤摘要】

本专利技术涉及数据传输，特别涉及一种基于fpga的ddr控制器的读写系统、方法及存储介质。

技术介绍

1、ddr＝双倍速率，＝双倍速率同步动态随机存储器，一般称为ddr。ddr为常见的缓冲元件，其优势为容量大，容量虽不及硬盘大，但已足够放置各种计算元件(cpu/soc/asic等)所需的缓冲资料。

2、部分fpga在封装的，支持不同的命令burst长度（burst，突发传输长度，每次最多连续传输数据量），可在特定条件下（即理想化应用场景），例如命令burst为最大值时的连续读或者连续写，此时拥有最高的读写传输效率。但是对于复杂非理想化场景，如读写轮换，或数据量不一，跨内存地址边界传输等的情况，此时通常使用burst=1，以保证读写的正确性，但读写效率会大幅度降低，无法进行高效的读写操作。

3、中国专利提供的命令读写方法、装置，接收总线读/写命令。该专利通过增加一定的缓存区并划片，通过控制逻辑对总线接口的读/写命令进行合并处理，端口执行合并后的总线读写命令，来达到效率提高的目的。对于多笔小数据量访问，可合并发送一个总线读/写命令即可，效率提高显著。该专利解决了burst长度小，读写效率低的技术问题，但burst设置长度小，仅为实际应用中的一种处理情况，无法为其他复杂场景提供解决方案。

4、中国专利提供一种存储器读写控制方法、系统、终端及存储介质。该专利技术能够对执行绪的请求和相关数据进行缓存，同时基于缓存时间和数据量两个因素对缓存的请求进行转发，以解决在ddr控制器设置数量阈值缓冲请求的方法，可能导致单一执行绪占用ddr控制权限过久，或ddr频繁切换读写指令导致数据混乱的问题。该专利基于缓存时间和数据量得到设定，为相关应用场景的高效读写提供了对应的解决方案，但对于跨内存地址边界传输等其他应用场景，未提供对应的读写方法。

5、中国专利提出了一种用于单向光传输的ddr高速读写方法及系统。该专利根据ddr缓冲区的状态进行正确的数据写入或读取操作，确保数据的完整性和正确性，同时使ddr读缓冲区和ddr写缓冲区隔离，同时提高读写操作的并行度。与本方案所解决技术问题不同。

技术实现思路

1、本专利技术提出一种基于fpga的ddr控制器的读写系统、方法及存储介质，可至少解决上述技术问题之一。

2、为实现上述目的，本专利技术提出一种基于fpga的ddr控制器的读写系统，包括：

3、ddr控制器，判断时钟信号中任一时钟沿的使用环境是否满足发送情形，若满足，则发送当前状态的ddr指令，然后再次更新ddr指令；反之，仅更新当前状态的ddr指令；

4、基于发送当前状态的ddr指令，ddr控制器执行读操作/写操作；

5、其中，所述使用环境，包括：数据存在状态、数据数量、读指令/写指令存在状态及指令信息状态、指令的接收时间；

6、所述发送情形为当前任一时钟沿中指令所包含的数据的数量等于最大一次命令burst长度和/或指令所包含的读指令/写指令信息状态存在异常和/或指令为超时接收状态；

7、至少一个ddr存储器，连接ddr控制器，接收并缓存写入数据。

8、进一步地，所述指令所包含的读指令/写指令信息状态存在异常，包括：在读指令/写指令存在的状态，出现指令改变、地址不连续、地址跨边界的至少一种情况。

9、进一步地，所述指令改变，包括：在读指令/写指令存在的状态，由连续读指令切换为写指令，或者由连续写指令切换为读指令，则发送当前状态的ddr指令，发送后更新ddr指令为写指令/读指令，便于执行切换后的写操作/读操作。

10、进一步地，所述指令为超时接收状态，包括：当前指令为非空状态，下一条指令的到来时间超过所设定的信号接收时间，下一条指令为超时接收状态。

11、进一步地，所述当前状态的ddr指令，包括：控制读指令/写指令，读地址/写地址，burst长度，读有效/写有效。

12、进一步地，所述数据数量，包括：指令中所包含的读有效/写有效的计数的数量。

13、另一方面，本专利技术还提出一种基于fpga的ddr控制器的读写方法，包括：

14、判断时钟信号中任一时钟沿的使用环境是否满足发送情形，若满足，则发送当前状态的ddr指令，然后再次更新ddr指令；反之，仅更新当前状态的ddr指令；

15、基于发送当前状态的ddr指令，ddr控制器执行读操作/写操作；

16、其中，所述使用环境，包括：数据存在状态、数据数量、读指令/写指令存在状态及指令信息状态、指令的接收时间；

17、所述发送情形为当前任一时钟沿中指令所包含的数据的数量等于最大一次命令burst长度和/或指令所包含的读指令/写指令信息状态存在异常和/或指令为超时接收状态。

18、又一方面，本专利技术还提出一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时实现如上所述的基于fpga的ddr控制器的读写方法。

19、本专利技术的有益效果为：

20、本专利技术根据实际的读写操作复杂度，通过判断时钟沿的使用环境，选择更新ddr指令，或者发送ddr指令（状态1）、更新ddr指令（状态2），以其对应当前的使用环境提供对应的读写策略，从而用最高效率去执行读写操作。

21、本专利技术中ddr控制器基于fpga所实现，在fpga内通过设置写/读处理模块，以判断时钟沿信号的使用信号，并提出高效读写操作的解决方案，解决了当前技术中实现高效读写依赖于fpga封装ip本身的性能。

22、本专利技术中ddr控制器的读写方法基于fpga所实现，使得读写方法可以实时处理判断，保证高效且无遗漏的执行读写操作。

【技术保护点】

1.一种基于FPGA的DDR控制器的读写系统，其特征在于，包括：

2.根据权利要求1所述的基于FPGA的DDR控制器的读写系统，其特征在于，所述指令所包含的读指令/写指令信息状态存在异常，包括：在读指令/写指令存在的状态，出现指令改变、地址不连续、地址跨边界的至少一种情况。

3.根据权利要求2所述的基于FPGA的DDR控制器的读写系统，其特征在于，所述指令改变，包括：在读指令/写指令存在的状态，由连续读指令切换为写指令，或者由连续写指令切换为读指令，则发送当前状态的DDR指令，发送后更新DDR指令为写指令/读指令，便于执行切换后的写操作/读操作。

4.根据权利要求2所述的基于FPGA的DDR控制器的读写系统，其特征在于，所述指令为超时接收状态，包括：当前指令为非空状态，下一条指令的到来时间超过所设定的信号接收时间，下一条指令为超时接收状态。

5.根据权利要求3所述的基于FPGA的DDR控制器的读写系统，其特征在于，所述当前状态的DDR指令，包括：控制读指令/写指令，读地址/写地址，burst长度，读有效/写有效。

6.根据权利要求1所述的基于FPGA的DDR控制器的读写系统，其特征在于，所述数据数量，包括：指令中所包含的读有效/写有效的计数的数量。

7.一种基于FPGA的DDR控制器的读写方法，其特征在于，包括：

8.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机程序，所述计算机程序被处理器执行时实现如权利要求7所述的基于FPGA的DDR控制器的读写方法。

【技术特征摘要】

1.一种基于fpga的ddr控制器的读写系统，其特征在于，包括：

2.根据权利要求1所述的基于fpga的ddr控制器的读写系统，其特征在于，所述指令所包含的读指令/写指令信息状态存在异常，包括：在读指令/写指令存在的状态，出现指令改变、地址不连续、地址跨边界的至少一种情况。

3.根据权利要求2所述的基于fpga的ddr控制器的读写系统，其特征在于，所述指令改变，包括：在读指令/写指令存在的状态，由连续读指令切换为写指令，或者由连续写指令切换为读指令，则发送当前状态的ddr指令，发送后更新ddr指令为写指令/读指令，便于执行切换后的写操作/读操作。

4.根据权利要求2所述的基于fpga的ddr控制器的读写系统，其特征在于，所述指令为超时接收状态，包括...

【专利技术属性】

技术研发人员：张泽，杨晨飞，曹桂平，董宁，

申请(专利权)人：合肥埃科光电科技股份有限公司，

类型：发明

国别省市：

全部详细技术资料下载 我是这个专利的主人