前言：

先说下自己吧，本科华南理工，硕士调剂去了一所双非院校，物理转到CS专业，研二被迫（懂的都懂）做了一年FPGA的项目，本身优势不大，所以面试上下的功夫相对也多一点。

T0公司颗粒无收（只做了ARM和NVIDIA的笔试），T1公司进面试的基本都拿到了offer或者sp，展锐除外（头铁报了上海的设计岗，应该是最卷的岗位没有之一）。

薪资最低的是成都芯原的批发15X14，在西安、杭州、苏州这种二线都是18*15以上，北上深的总包30w起步。

明年薪资肯定还会继续涨，希望大家明年倒挂我不要太猛，都能拿到满意的offer。

下面针对大家经常会遇到且比较关心的问题写点东西，都是根据自己的面试经验以及与西电，西交的同学交流得到。

一、学校出身

微电子或者说集成电路的传统强校有26所，按照示范性微电子学院建设顺序又分为两档。

第一档：北京大学、清华大学、中国科学院大学、复旦大学、上海交通大学、东南大学、浙江大学、电子科技大学、西安电子科技大学。

第二档：北京航空航天大学、北京理工大学、北京工业大学、天津大学、大连理工大学、同济大学、南京大学、中国科学技术大学、山东大学、华中科技大学、国防科学技术大学、中山大学、华南理工大学、西安交通大学、西北工业大学、合肥工业大学、福州大学。

就我自己而言，真双非·CS硕士，专业不对口，劣势很大。有几个offer都是HR要刷我，靠面试的技术官强行捞我的，说明技术面的重要性。

二、学历加成

双非+985，一般没有歧视，主要看自己水平，985默认上面的26之一。

双211，比如西电，那其实很加分，比上面还能强不少。

双非+211，如果是西电，一般没有歧视，合工大我就不知道了。以上都是专业对口的情况下。

不少公司还是很看学校的，如果学历不行，那就只能项目和技术上补足。

三、项目&实习经历

T0：流片项目，流片项目是最直接也是加分最高的。

T1：大厂实习。包括T0和T1的公司。不过要求高的公司也会看你的工作内容和公司需要是不是契合。没办法，竞争太激烈。

T2：FPGA相关项目：FPGA本身和ASIC它们的流程比较相似，特别是前端部分，主要区别在于后端复杂度相差甚远，还有就是Synthesis这一步。

做FPGA项目的同学，第一要恶补ASIC基本知识，刷往年笔试题就行。第二要关注自己项目和公司的业务相关程度。比如项目是图像处理，那么做CMOS传感器的IC公司相对就会感兴趣一些。

T3：报班项目。报班机构鱼龙混杂，良莠不齐，项目也各有优劣，选择还是需要谨慎一些。

四、公司排行

T0：在自己的领域做到第一档的公司。Intel，AMD，NVIDIA，ARM，Xilinx，Cadence，高通，联发科，海思，etc。

外企占绝大多数，必须承认我们确实水平还有差距。问题主要是第一，钱可能不是T0，但是时薪T0。第二，外企核心设计不在中国，招验证和后端的比较多。我个人觉得不论是设计还是验证亦或是后端都没什么高低之分，设计上限更高但是不好跳槽。不过对于自我期望比较高，立志做架构师的同学来说，基本就只有海思这一个选择。

T1：展锐，汇顶，兆芯，豪威，国微，兆易创新，复旦微，同创，晶晨，etc。基本上都是小有名气，已经或者即将上市。在细分领域也有做到第一的，比如汇顶。

T2及其他：这个不好明说了，一般都是加班多，做的也是大厂不做的东西，夹缝中求生存。还有一些是本来挺有希望的厂，因为机遇和自身管理问题衰落了。这个比如珠海某厂，但是也不是说去了不好，小有小的好处，小一般给钱多，而且学习主要看自己。

一般来说，这行都会有加班，但是技术壁垒越高的公司加班强度越低。

五、竞争

今年薪资略涨5%-10%，但是竞争比去年激烈太多。

最大的原因应该是海思缩招，小道消息是没有白菜或者只发15级及以上的offer了，基本往年很多传统微电子强校会被批发的学生以及一部分巨佬也进入了招聘竞争中。

明年估计还差不多，再考虑到经济下行，会有更多人转行到EE，所以同学们加油。

另外就是疫情影响，相当多的公司开始转为线上，并且进程比去年开始得要早。因此许多大佬也海投，最后手中20K+的Offer也并不罕见。

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