时间：2024-08-08 来源：网络搜集 关于我们 0
对FPGA设计而言如果想速度更快则应当努力减少路径上LUT的个数，而不是逻辑级数。如果想面积更小则应当努力减少LUT的个数而不是逻辑门数。
如下图：
采用图a结构，我们知道一个LUT只有一个输出，因此前面的2输入与门要占用一个LUT 后面的2个三输入或门要各占用一个LUT 总共占用3个LUT LUT级数是2级。
采用图b结构，其实现结果等效于图a结构，虽然增加了一个2输入与门并且逻辑级数与图a一样也是2级但我们根据LUT特点它只占用2个LUT：
2输入与门和3输入或门由一个LUT实现LUT级数只有1级，这就是一个门数增加逻辑级数未变但资源占用减少速度更快典型案例
ＮＯＷ现在行动！
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文件名主标题内容简单介绍是否有中文版UG4767 Series FPGAs GTX/GTH TransceiversGTX和GTH介绍，PCIe、serdes等学习必备否UG4717 Series FPGAs SelectIO Resources描述 7 系列 FPGA 中可用的 SelectIO资源。否UG1114PetaLinux Tools DocumentatonPetaLinux 工具文档 参考指南是,V2019.2UG949UltraFAST 设计方法指南（适用于 Vivado Design Suite）赛灵思® UltraFast™ 设计方法是用于为当今器件优化设计进程的一套最佳实践。这些设计的规模与复杂性需要执行特定的步骤与设计任务，从而确保设计每一个阶段的成功开展。依照这些步骤，并遵循最佳实践，将帮助您以最快的速度和最高的效率实现期望的设计目标是,V2018.1IP手册pg057FIFO GeneratorFIFO生成器IP使用手册否pg104Complex Multiplier复数乘法器IP使用手册否pg122RAM-Based Shift Register 移位寄存器IP使用手册否推荐阅读
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