芯片设计流程-摘自《芯片改变世界》钱纲

前仿真，即功能仿真。

可使用专用于仿真的工具对设计进行功能仿真，以验证电路功能是否符合设计要求。

通过功能仿真能够及时发现设计中的错误，从而加快设计进度，提高设计的可靠性。

综合后的仿真

把综合生成的标准延时反标注到综合仿真模型去，可估计门延时带来的影响，但是只能估计门延时，不能估计布线延时，仿真结果和实际情况还有一定的差距，并不十分准确。

综合后的仿真一般只在IC设计中用到，但由于目前综合工具比较成熟，大多数的软件能胜任综合工作，因此一般省去了此环节的仿真（在本书的基于Quartus II的开发中，没有进行综合后的仿真）。

布局布线后的仿真

布局布线后的仿真，即时序仿真。布局布线后生成的仿真延时文件最全，不仅包括门延时，还包括布线延时，因此最为准确，能较好地反映芯片的实际工作情况。

一般来讲，布局布线后的仿真必须进行，以确保设计的可靠性和稳定性，并可发现时序违规（Timing Violation）等时序错误，从而进一步对逻辑电路进行优化设计。

仿真包括功能仿真和时序仿真。不考虑信号时延等因素的仿真，称为功能仿真，又叫前仿真；时序仿真又称后仿真，它是在选择了具体器件并完成了布局布线后进行的包含延时的仿真。由于不同器件的内部时延不一样，不同的布局、布线方案也给延时造成了很大的影响，因此在设计实现后，对网络和逻辑块进行时延仿真，分析定时关系，估计设计性能是非常有必要的。

板级仿真

在某些高速设计的逻辑电路中，为了保证设计的稳定性与可靠性，还需要使用第三方板级验证工具进行仿真与测试，如MentorTau、Forte Design-Timing Designer、Mentor Hyperlynx、Mentor ICX、Cadence SPECCTRAQuest、Synopsys HSPICE。

这些工具通过设计IBIS和HSPICE等模型的仿真，能较好地分析高速设计信号的完整性、电磁干扰（EMI）等电路特性。

在线仿真

在加载配置目标板之后，设计者在必要情况下要进行的一个步骤就是在线仿真调试，即利用Quartus II自带的SignalTap II在线逻辑分析仪进行通信分析，通过JTAG口在线、实时读取FPGA内部信号进行在线仿真，分析时序是否正确。

对于一般的FPGA逻辑电路开发，只进行功能仿真、时序仿真、在线仿真已经算得上非常完善。

其中：

功能仿真保证了逻辑实现的正确性，时序仿真保证了电路时序的收敛及布局布线的优化，而在线仿真并不是必需的。

在某些应用开发中，仿真并没有那么轻松，如在USB的通信设计中。幸好Quartus II集成了SignalTap II在线逻辑分析仪，这使得我们能够实时观测信号来辅助验证设计，完善并优化电路。

在FPGA的设计中，大部分时间都会耗费在仿真方面，而仿真流程也可以细分为很多步骤。FPGA设计仿真流程主要如图所示。

参考资料

《FPGA设计技巧与案例开发》芯片设计｜SoC芯片设计流程 与 软硬件协同设计[1]芯片的生产、设计和制造流程[2]

参考资料

[1]

芯片设计｜SoC芯片设计流程 与 软硬件协同设计: https://blog.csdn.net/weixin_45264425/article/details/131590498?ops_request_misc=%257B%2522request%255Fid%2522%253A%2522171686433016800215060208%2522%252C%2522scm%2522%253A%252220140713.130102334.pc%255Fblog.%2522%257D&request_id=171686433016800215060208&biz_id=0&utm_medium=distribute.pc_search_result.none-task-blog-2~blog~first_rank_ecpm_v1~rank_v31_ecpm-1-131590498-null-null.nonecase&utm_term=%E5%9F%BA%E4%BA%8E%E6%A0%87%E5%87%86%E5%8D%95%E5%85%83%E7%9A%84SoC%E8%8A%AF%E7%89%87%E8%AE%BE%E8%AE%A1%E6%B5%81%E7%A8%8B&spm=1018.2226.3001.4450

[2]

芯片的生产、设计和制造流程: https://zhuanlan.zhihu.com/p/566446767

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