时间：2024-07-26 来源：网络搜集 关于我们 0
作者：材哥
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1、硬件设计基本原则
速度与面积平衡和互换原则：
一个设计如果时序余量较大，所能跑的频率远高于设计要求，能可以通过模块复用来减少整个设计消耗的芯片面积，这就是用速度优势换面积的节约；反之，如果一个设计的时序要求很高，普通方法达不到设计频率，那么可以通过数据流串并转换，并行复制多个操作模块，对整个设计采用“乒乓操作”和“串并转换”的思想进行处理，在芯片输出模块处再对数据进行“并串转换”。从而实现了用面积复制换取速度的提高。
硬件原则：理解HDL本质
HDL语言（verilog或者VHDL）本质上是对应的一段电路，也就是用代码去画原理图。这就是HDL语言的本质。FPGA设计要时刻把自己设计的每一个语句都明确的知道他对应的是什么结构的电路，优秀的设计师必须具备这样的素养，也是每个工程师走向高手的必经之路。
系统原则：整体把握时钟方案
1. 全局时钟和局部时钟的确定，初级时钟和次级时钟的产生方法
2. 数据流经过的不同时钟域梳理
3. 时钟域交叉处理
➤1bit 数据传输可采用同步器同步输出，如下图，clock1到clock2时钟域的时 候，clock2打两拍输出，亚稳态再clock2的两个寄存器之间终结：
➤异步fifo隔离时钟域（注意不要让fifo出现空满信号，不然易引起数据出错）
➤握手协议：发送方给出请求信号req和数据信号data，二者对齐送到接收 端。接收端，采集到req=1(假设1代表数据有效)时，锁存数据，并且给发送 方一个ack信号，如果发送方没有收到ack信号，req会一直为1，收到之后 拉低，然后发送下一拍。为保证有效锁存数据，还可以在检测到req=1的下 一拍锁存数据，或者数据比req信号先一拍出来。
➤异步通信协议：参考UART通信。此方法对于发送数据率远低于两边采集时 钟率的时候可以相当有效的保证数据有效传输。
复位方案
xilinx推荐尽量不复位，利用上电初始化，如果使用过程中需要复位，采用同步高复位
如果逻辑工程较大，复位扇出会较多，会很影响时序，有以下常用方法：
➤ 复位信号按照不同时钟域分为rst0..rstn，每个复位信号被对应时钟域的时钟打一拍输出，复位不同时钟域，同时对所有复位寄存器用max fanout约 束
➤ 复位信号上bufg，通过全局时钟线减少信号延迟，同时可以完全忍受高扇出
不同的大模块用不同的复位信号，设计一个全局复位时序，先复位模块x1 再复位x2...直到复位完成xn。还可以做一个握手协议，每个模块复为成功 后输出一个信号，复位模块检测到此信号再进行下一步复位，如果超过某 时间该出现的复位信号没出现，则报错。此方法比较复杂，管理比较精细，优点就是复位比较可靠，不会出现需要多次复位才能成功的情况。适用于超大规模可靠设计。
异步复位同步释放：也就是先做一个异步复位电路，当复位信号来临时立马复位，输出经过同步器同步到不同时钟域输出，扇出大的情况下加max fanout约束。前面的异步复位可以解决同步复位时时钟边沿在复位信号边沿附近时出现的亚稳态，而输出时由于是同步器打拍，又避免了异步释放时，时钟和复位信号边沿接近时的亚稳态传播，同时保证复位信号和时钟边沿对齐。下图为例子代码。
对应如下电路：
同步设计原则：设计时序稳定的基本原则
2. if..else..与case的区别
if…else…和case在嵌套描述时是有很大区别的，if…else…是有优先级的，一般来说，第一个if的优先级最高，最后一个else的优先级最低。而case语句是平行语句，它是没有优先级的，而建立优先级结构需要耗费大量的逻辑资源，所以能用case的地方就不要用if…else…语句。也可以用if…; if…; if…;描述不带优先级的“平行”语句。
3. FPGA和CPLD的结构
FPGA基本有可编程I/O单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等6部分组成。
CPLD的结构相对比较简单，主要由可编程I/O单元、基本逻辑单元、布线池和其他辅助功能模块组成。
4. Block RAM
3种块RAM结构，M512 RAM（512bit）、M4K RAM（4Kbit）、M-RAM(64Kbit).
M512 RAM:适合做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等；
M4K RAM: 适用于一般的需求
M-RAM: 适合做大块数据的缓冲区。
Xlinx 和 Lattice FPGA的LUT可以灵活配置成小的RAM、ROM、FIFO等存储结构，这种技术被称为分布式RAM。
注意：但是在一般的设计中，不提倡用FPGA/CPLD的片内资源配置成大量的存储器，这是处于成本的考虑。所以尽量采用外接存储器。
5. 异步电路和同步时序电路的区别
异步电路:
电路核心逻辑有用组合电路实现；
异步时序电路的最大缺点是容易产生毛刺；
不利于器件移植；
不利于静态时序分析（STA）、验证设计时序性能。
同步时序电路:
电路核心逻辑是用各种触发器实现；
电路主要信号、输出信号等都是在某个时钟沿驱动触发器产生的；
同步时序电路可以很好的避免毛刺；
利于器件移植；
利于静态时序分析（STA）、验证设计时序性能。
注意：同步设计中，稳定可靠的数据采样必须遵从以下两个基本原则：
(1)在有效时钟沿到达前，数据输入至少已经稳定了采样寄存器的Setup时间之久，这条原则简称满足Setup时间原则；
(2)在有效时钟沿到达后，数据输入至少还将稳定保持采样寄存器的Hold时钟之久，这条原则简称满足Hold时间原则。
6. 同步时序设计注意事项
➤ 异步时钟域的数据转换。
➤ 组合逻辑电路的设计方法。
➤ 同步时序电路的时钟设计。
➤ 同步时序电路的延迟。同步时序电路的延迟最常用的设计方法是用分频或者倍频的时钟或者同步计数器完成所需的延迟，对比较大的和特殊定时要求的延时，一般用高速时钟产生一个计数器，根据计数产生延迟；对于比较小的延迟，可以用D触发器打一下，这样不仅可以使信号延时了一个时钟周期，而且完成了信号与时钟的初次同步。在输入信号采样和增加时序约束余量中使用。另外，还有用行为级方法描述延迟，如“#5 a<=4’0101;”这种常用于仿真测试激励，但是在电路综合时会被忽略，并不能起到延迟作用。
注意：Verilog 定义的reg型，不一定综合成寄存器。在Verilog代码中最常用的两种数据类型是wire和reg型，一般来说，wire型指定的数据和网线通过组合逻辑实现，而reg型指定的数据不一定就是用寄存器实现。
7. 常用设计思想与技巧
(1)乒乓操作：
如下图，左边输入数据率假设是N bit/s，经过选择器后分流，缓冲器1和2的速率就只有N/2 bit/s，输出依然是N bit/s。输入输出速率不变，但是在缓冲器里的处理速率降低为原来的1/2，可以为某些复杂操作节省很多时间。处理主频降低，但是消耗资源增加，这就是面积互换原则的体现。
(2)串并转换：
如下图，穿行输入速率高，通过移位寄存器降频之后并行输出处理。这里同样是速度降低，面积增大，速度与面积互换原则的体现。反之，并行转换穿行就是增加主频，但是使用资源减少。
(3)流水线操作：
如下图，每个模块有独立功能，数据从左开始输入，每个模块都会对他单独处理。此方法优点就是每个步骤都很清晰，而且数据吞吐量大。
此方法优点是：
1、简化设计，每个模块只负责其中的一个功能，便于功能和模块划分。
2，时序优化，流水的处理便于进行时序的优化，特别是处理复杂的逻辑，可以通过流水设计，改善关键路径，提升处理频率，并能提升处理性能。
随着时钟节拍的处理流程如下图，竖着是时间线，横着是步骤线，不同的步骤用颜色标注出来了，由于每个模块都在同时工作，所以数据和数据之间是完全连续的，输入到输出只有固定的N拍延迟。不像CPU的指令，同一时间只有一个步骤运作，所以数据吞吐量大。
(4)异步时钟域数据同步：
是指如何在两个时钟不同步的数据域之间可靠地进行数据交换的问题。数据时钟域不同步主要有两种情况：
两个域的时钟频率相同，但是相差不固定，或者相差固定但是不可测，简称为同频异相问题。
两个时钟频率根本不同，简称异频问题。
通用方法有：握手协议，异步FIFO，同步器+约束等方式
两种不推荐的异步时钟域操作方法：一种是通过增加Buffer或者其他门延时来调整采样；另一种是盲目使用时钟正负沿调整数据采样。
8. 模块划分基本原则
(1)对每个同步时序设计的子模块的输出使用寄存器（用寄存器分割同步时序模块原则）。
(2)将相关逻辑和可以复用的逻辑划分在同一模块内（呼应系统原则）。
(3)将不同优化目标的逻辑分开。
(4)将送约束的逻辑归到同一模块。
(5)将存储逻辑独立划分成模块。
(6)合适的模块规模。
(7)顶层模块最好不进行逻辑设计。
9. 组合逻辑的注意事项
(1)避免组合逻辑反馈环路（容易毛刺、振荡、时序违规等）。
解决：
A、牢记任何反馈回路必须包含寄存器；
B、检查综合、实现报告的warning信息，发现反馈回路（combinational loops）后进行相应修改。
(2)替换延迟链。
解决：用倍频、分频或者同步计数器完成。
(3)替换异步脉冲产生单元（毛刺生成器）。
解决：用同步时序设计脉冲电路。
(4)慎用锁存器。
解决：
A、使用完备的if…else语句；
B、检查设计中是否含有组合逻辑反馈环路；
C、对每个输入条件，设计输出操作，对case语句设置default操作。特别是在状态机设计中，最好有一个default的状态转移，而且每个状态最好也有一个default的操作。
D、如果使用case语句时，特别是在设计状态机时，尽量附加综合约束属性，综合为完全条件case语句。
小技巧：仔细检查综合器的综合报告，目前大多数的综合器对所综合出的latch都会报“warning”，通过综合报告可以较为方便地找出无意中生成的latch。
10. 5项基本功
对于FPGA设计者来说，练好这5项基本功，与用好相应的EDA工具是同一过程，对应关系如下：
1. 仿真：Modelsim, Quartus II(Simulator Tool)
2. 综合：Quartus II ，ISE，VIVADO(Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner)
3. 时序：Quartus II ，ISE，VIVADO(TimeQuest Timing Analyzer, Technology Map Viewer, Chip Planner)
4. 调试：Quartus II ，ISE，VIVADO(SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor)
5. 验证：Modelsim, Quartus II，ISE，VIVADO(Test Bench Template Writer)
掌握HDL语言虽然不是FPGA设计的全部，但是HDL语言对FPGA设计的影响贯穿于整个FPGA设计流程中，与FPGA设计的5项基本功是相辅相成的。
对于FPGA设计者来说，用好“HDL语言的可综合子集”可以完成FPGA设计50%的工作——设计编码。
练好仿真、综合、时序分析这3项基本功，对于学习“HDL语言的可综合子集”有如下帮助：
1. 通过仿真，可以观察HDL语言在FPGA中的逻辑行为。
2. 通过综合，可以观察HDL语言在FPGA中的物理实现形式。
3. 通过时序分析，可以分析HDL语言在FPGA中的物理实现特性。
对于FPGA设计者来说，用好“HDL语言的验证子集”，可以完成FPGA设计另外50%的工作——调试验证。
1. 搭建验证环境，通过仿真的手段可以检验FPGA设计的正确性。
2. 全面的仿真验证可以减少FPGA硬件调试的工作量。
3. 把硬件调试与仿真验证方法结合起来，用调试解决仿真未验证的问题，用仿真保证已经解决的问题不在调试中再现，可以建立一个回归验证流程，有助于FPGA设计项目的维护。
FPGA设计者的这5项基本功不是孤立的，必须结合使用，才能完成一个完整的FPGA设计流程。反过来说，通过完成一个完整的设计流程，才能最有效地练习这5项基本功。对这5项基本功有了初步认识，就可以逐个深入学习一些，然后把学到的知识再次用于完整的设计流程。如此反复，就可以逐步提高设计水平。采用这样的循序渐进、螺旋式上升的方法，只要通过培训入了门，就可以自学自练，自我提高。
瀑布式开发流程
FPGA瀑布式开发流程如下图：
