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大疆（FPGA工程师，一面）作者：@旺仔牛奶有点儿天介绍一下你做过的项目（简历上的）？FPGA的时钟的接入要考虑哪些因素？FPGA的时钟能从非专用时钟引脚接入吗？从非专用时钟引脚接入的信号能用全局时钟网络吗？高速数据传输要考虑哪些因素？你做过的最复杂、最熟悉的接口是什么？（我回答的是SRIO）你项目中SRIO接口的最大速率？了解SerDes吗？8b/10b编码的控制字？中兴（FPGA工程师，一面）作者：@那我关月亮了啊面试官一：自我介绍以及介绍一下项目情况。使用的FPGA的板子，以及资源的占用情况。问了某一个模块具体是怎么实现的，没让写代码，但是让详细描述了思路，以及端口，项目某一模块实现的具体的原理有没有使用乘法器，使用了多少个，为什么这么多个数目FIR滤波器的使用，怎么实现的，实现完数据输出多少位，要取几位用的话怎么截取项目中有没有FIFO的使用以及读写怎么控制的时序怎么约束的，记不记得异步时序约束的具体命令项目中的时序问题怎么解决的lte帧结构ifft的IP核的使用，IQ数据怎么送进IP核的，使用的什么结构，有没有scaled等等，这个扣得很仔细送进ifttt IP核的数据点是多少个，有用的数据个数是多少，怎么分布的插cp怎么做的项目中用了几个时钟面试官二：你和别人一起完成的项目，是怎么确保自己做的模块的可用性以及正确性FPGA外围电路以及架构有没有用示波器调试过电路怎么对自己做的东西进行测试的你做的东西有没有和市场上其他的产品或者设计进行过比较，优势在哪所做项目是给另外一个项目使用的还是单独就是一个项目项目所做东西的使用场景是什么DAC芯片的工作原理参加过竞赛没？论文有没有薪资多少，男朋友有没有，六级成绩？通信协议那么复杂你是怎么看的，怎么确保自己看的是正确的平时遇到问题如何解决，逛什么论坛等等最后和我详细介绍了长沙数字IC岗位和深圳FPGA岗位的区别，说是深圳的和我做的比较像，推荐去这个，我表达出想去还是想去长沙的想法。还介绍了加班情况芯动科技（FPGA工程师，一面）作者：@清欢至味FPGA开发流程你提到综合，那你有写过约束嘛？你提到复位，那你知道异步复位和同步复位的优缺点嘛？如何做脉冲同步？除了握手还有其他办法嘛？异步FIFO有哪些要点？空满信号如何判断？简历里提到你了解ASIC设计，那他与FPGA的设计流程有那些不同呢？如果将工程从ASIC移植到FPGA上，需要注意哪些东西？你知道透明锁存器嘛？如何使用透明锁存器搭建一个触发器？如何防止一个常1或常0信号不会被综合掉？OFDM调制是怎么实现的？串并转化是怎么实现的？写过脚本语言嘛？用过AXI AMBA这些协议嘛？了解vivado的使用技巧吗？优化策略之类的？你有什么想问的？华为（FPGA工程师，一面）作者：@真的会谢的椰子很勇敢首先自我介绍简述以下简历上的两个项目开始扣第一个项目，问细节，问项目中夹带的知识点。问第二个项目，同上跨时钟阈传输方法？全局时钟域与局部时钟的区别？IOB的主要组成部分？问了SDRAM的问题，并且问题难度有所上升，又被问了读写效能的问题（这里注意，如果前面有问题没答上来，最好面试结束后去了解一下，以免被再次问到）我自然是没答上来，SDRAM设计难点主要在什么地方？刷新请求到来时，读数据处于突发模式时，数据未突发完，此时来了刷新请求，如果等待一次突发完成以后可能导致刷新请求不能得到及时的响应，这时该怎么办（一次突发如果中途被打断，会导致后面需要读写的数据丢失，所以一般等待突发结束在跳出当前状态）？问了FPGA的内部组成？LE中查找表的实现原理？分布式RAM与块RAM有什么区别？查找表与触发器是怎么构成分布式RAM的？建立时间不满足与保持时间不满足是由什么原因产生的，怎么解决，具体怎么做？TP-LINK（FPGA工程师，一面）作者：@张老师2121主要围绕项目，对模块的架构，模块的具体代码进行了解如何评估性能，什么工具，如何优化感觉对面是工程师，对于细节比较感兴趣TP-LINK（FPGA工程师，二面）作者：@张老师2121
输入8位，输出12位的手撕代码
缓存一致性，单播多播广播如何实现
众核系统中cpu的优先级如何
fpga如何优化，流程
内部资源有哪些
dc综合用的工衣库，工艺角
模块之间面积比值如何敲定
有没有上过板子
结合项目问了比较多的八股文，节奏比较快应付不过来
TP-LINK（FPGA工程师，三面）作者：@张老师2121自我介绍教育经历社团角色论文、专利内容兴趣爱好没给反问环节关注「校招小管家」
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