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人工智能与深度学习等领域的快速发展，使得FPGA等器件应用范围愈加广泛，同时也要求器件的开关速率加快、引脚数量增多。但陡峭的时钟边沿和增加的引脚数使得杂散、耦合、寄生电容电感会对器件产生诸多信号完整性（Signal Integrity，SI）问题。这不仅会降低器件的应用可靠性，对通信网络引入噪声，严重时会致使系统功能失效[1]。
一个高速数字系统的信号完整性与以下三种设计层次上的因素有关：(1)芯片级：I/O buffer和信号回流的路径设计不当等[2]；(2)封装级：封装的高电感系数，阻抗不匹配[3]，布线不当和信号回流路径布局不合理等；(3)PCB板级：链路串扰，端口反射，信号衰减，电磁兼容问题等[4]。
目前，对于包括FPGA在内的高速数字器件的信号完整性研究较多，但是均局限于在设计过程中如何改善器件信号完整性。如顾炯炯等人分析了高速集成电路的封装对信号完整性的影响[5]；尚玉玲等人通过建立TSV三维物理模型来分析信号完整性影响因素[6]；YE Y等人使用模块化建模获得等效电流从而进行信号完整性分析[7]。可以看出，这些工作缺少针对设计师选用器件的角度的考虑，而器件自身引入的信号完整性关系到设计系统的鲁棒性，因而，开展器件信号完整性的验证是很有意义的。
本文首先通过对信号完整性问题产生机理的分析，提出了器件本身信号完整性仿真验证方法，然后使用HyperLynx软件针对SRAM型FPGA器件进行了基于IBIS模型的器件级的信号完整性仿真，再通过对类似的FPGA器件的仿真结果进行对比分析，给出了模型参数的差异对器件信号完整性的影响。
1 仿真原理
1.1 仿真模型
信号完整性仿真工作是基于模型的计算来预测实际信号的传输情况。在四种常用的模型中的行为模型里[8]，元器件可以被看成黑盒子，使用中只测量或者模拟其端口的电气特性，而不涉及器件的详细描述，另外它与电路模型相比，在保持了精确性的同时，仿真时间大大缩减。
目前行为模型中有一种IBIS（Input/Output Buffer Information Specification）模型，它通过输入和输出引脚的电压电流关系和电压时间关系来描述器件的行为[9]，源文件可以进行修改且易于获取。基于这些原因，本文将选用这种行为模型。
1.2 仿真工具
EDA厂商提供了多种多样的信号完整性仿真工具，其中，HyperLynx软件与IBIS模型的接口较好[10]，不需要格式转换即可直接使用[11]，并且集成有IBIS模型编辑工具IBIS Editor 3.2。仿真结果的分析可通过测试工具直接测出信号的峰峰值、过冲/下冲的最大幅值以及信号的上升/下降时间等参数，也可实现标准模式下的仿真，或信号眼图的仿真[12]等，因此本文将选用这种软件。
2 仿真实例
2.1 仿真对象
当FPGA的传输速率达到Gb/s时，其数字信号的有效频谱已经扩展至毫米波频段，会在通信网络中产生显著的信号完整性问题。
Xilinx公司的Virtex-4和Altera公司的Stratix-2系列的SRAM型FPGA，其单端I/O的传输速率达600 Mb/s，差分I/O的传输速率达1 Gb/s[13]。因此，本文选择采用相同的90 nm工艺的V-4(Virtex-4)和S-2(Stratix-2)系列的FPGA器件作为信号完整性仿真比较对象。
2.2 仿真线路
根据LVDS标准差分端口正常使用的实际情况，本文采用如图1所示的差分传输线路进行仿真[14]。
图中，U1、U2对应V-4的差分I/O端口，U8、U9对应S-2的差分I/O端口；TL1、TL2和TL6、TL7分别为上述传输端口对应的差分传输线，传输线阻抗统一设置为50 Ω，位于电路板的内信号层，传输距离均为3英寸；R2和R4为终端匹配电阻，阻抗大小为87.6 Ω。
仿真时由U1和U8端口发送伪随机数据序列，然后检测U2和U9端口处的接收数据眼图，从而表征数据传输质量。
3 仿真结果分析
对不同数据传输速率依次进行仿真，根据眼图得出的相应的数据参数如表1所示，眼图则只选择具有代表性的1 Gb/s、1.6 Gb/s以及2.4 Gb/s列出，分别如图2、图3、图4所示。可以从以下三个方面来判断器件的信号完整性。
(1)从信号有效数据宽度来看：在数据传输过程中，其值越大，所传输信号的信号完整性越好。如图2所示，数据传输速率为1 Gb/s时，S-2器件的数据有效宽度为869 ps，V-4器件为722 ps。其他传输速率下也可以得出相同的结论。因此，从信号有效数据宽度来看，S-2器件的信号完整性好。
(2)从信号的电平幅值来看：信号的电平与接收端阈值电压之间的差值越大，信号的抗干扰能力越强，信号完整性越好。在LVDS传输标准下，两种器件的接收端阈值电压相同，阈值电压包括最低高电平电压Vih=100 mV和最高低电平电压Vil=-100 mV。从图2、图3可看出，S-2器件信号高电平位于310 mV附近，低电平位于-310 mV附近；V-4器件对应位于250 mV和-250 mV附近。表明S-2器件信号与接收端阈值电压之间的差值大于V-4器件，S-2器件的信号完整性好。
(3)从传输速率改变对信号传输质量的影响来看，信号传输质量随传输速率的提高而变小，则信号完整性越好。
根据表1数据，两种器件的信号有效数据宽度随着传输速率的提高而减小，但降低的速度不同。通过对比有效数据宽度占整个数据宽的百分比可以看出，S-2器件在传输速率为1.0 Gb/s到2.2 Gb/s范围内，百分比始终保持在70%左右，随着传输频率的进一步提高，该值才有所下降；而V-4器件的有效数据百分比则随着传输速率的提高而迅速减小，当传输速率达到1.8 Gb/s时，有效数据百分比就已降低到50%以下。可以看出，S-2器件的数据传输质量随传输速率变化的稳定性比V-4器件好，S-2器件的信号完整性较好。
4 模型差异仿真
为了进一步分析影响信号完整性的原因，对两种器件的IBIS模型参数进行了比对。FPGA的IBIS模型由上拉/下拉特性曲线、硅芯片电容、上升/下降沿特性曲线、平均翻转速率、电源/地箝位特性曲线和封装参数组成[15]。通过对比发现前两个参数差异较大，因此本文着重对其进行相关仿真。
下拉曲线之间的差异主要是曲线发生变换的位置及变化趋势有所不同。V-4器件发生变换的位置为V=0 V，S-2器件为V=-1 V，且变换时趋势为先上升后下降。本文以变换位置点为分割处，将两者曲线互相进行分割重组，如图5所示。
仿真线路结构与参数同前文所述，仿真眼图如图6所示，可以看出V-4和S-2器件上拉曲线变换位置位于-1 V时器件的信号完整性明显优于变换位置位于0 V的器件。因此，在FPGA工作频率较高时，可以选择将器件的上拉曲线转折点适当左移来获得更好的信号完整性。
同时，V-4器件的硅芯片电容（C_comp）值为8 pF，S-2器件为3.8 pF，两者相差近一倍，并且之前的仿真中已经证明两种器件在信号完整性方面有较大差异。因此，有必要验证C_comp值对于器件信号完整性的影响。
V-4器件的仿真结果如图7所示，当C_comp值增大为12 pF时，曲线上升和下降边沿变缓且眼图中心位置的电压幅度降低，表明C_comp值的增大使V-4器件的信号完整性略有下降；当C_comp值减小为3.8 pF时，曲线上升和下降边沿变陡且波动变小，所以C_comp值的减小可以在一定程度上提高V-4器件的信号完整性；当C_comp值继续减小至2 pF时，曲线有更陡的上升和下降边沿，且高/低电平部分的波动基本消失，信号完整性更加良好。因此，C_comp值的减小会提高V-4器件的信号完整性。
S-2器件的仿真结果如图8所示，当C_comp值减小为2 pF时，曲线上升和下降边沿变陡，眼图的有效数据宽度变大，同时曲线高/低电平附近的波动略有增大，但由于器件的最大/最小电压为±3.6 V，故小幅波动影响不大；当C_comp值增大至8 pF～12 pF时，曲线在高/低电平部分的波动减小，但是曲线的上升和下降边沿变缓，有效数据宽度减小，信号完整性变差。因此，C_comp值的减小同样会提高S-2器件的信号完整性，但程度不及V-4器件。
前文所述的仿真结果进一步表明器件的信号完整性与器件本身的某些关键特性设计有关，因此在高速高频的系统设计前，有必要针对器件本身引入的相关影响因素进行充分的仿真工作。一般来说，通过本文提出的仿真验证方法，可以验证器件的信号完整性，并且能从模型参数中分析出影响原因，为进一步改善器件的信号完整性指明了方向。
5 结论
本文提出了使用基于IBIS模型以及HyperLynx软件进行仿真验证FPGA的信号完整性的方法。该方法分为4个步骤：仿真软件选择、仿真线路设计、IBIS模型参数输入、数据传输仿真。仿真后从信号眼图表现出的有效数据宽度、电平幅值和传输速率三个方面的差异判断出S-2器件的信号完整性更为优秀。这种利用数据眼图的分析方法可以直观地判断出器件的信号完整性质量。
进一步对两款器件的模型参数的对比表明，上拉/下拉特性曲线和硅芯片电容的参数差异较大。这种分析不仅能得出造成器件信号完整性差异的内在机理，而且对于从设计上优化器件信号完整性质量有很大的参考意义。
综上，本文的研究表明，基于IBIS模型的信号完整性仿真技术可以作为一种验证和评价FPGA信号完整性的方法。
参考文献
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作者信息:
崔 斌，王文炎，王 喆，张雷浩，李 爽，康 贺
(中国航天元器件工程中心，北京100011)
