赛灵思FPGA原理图设计10-JESD204B接口

本次带来的是FPGA与数据转换器（ADC或者DAC）之间的高速串行接口部分的介绍。属于FPGA设计的塞外篇吧。JESD204B接口是什么东西？

简单来说就是针对转换器与FPGA高速互连的串行接口，有速度快，若你了解高速Serdes的话，这个就更容易理解。

优点：

1、信号少，减少PCB工作量，更容易布局布线

2、相同器件的封装尺寸更小

3、更大吞吐量

4、更大频率兼容性

5、更简单的时间参数调整

缺点：

除了上面的优点来说，他的缺点除了下面提到大延迟和编程复杂的意外，个人感觉就是他的时钟网路和同步网路太复杂。

例如，在这个模式下，他需要专门的JESD204B时钟发生器为收发双方提供参考时钟和同步参考信号，整体来说时钟的复杂程度大大提高了。

而且，随之ADC、DAC的速率上升，其采样率基本达到3G起步，若是内部没有PLL倍频的话，参考时钟的输入就得3G起步，这对于整体设计来说，难度很多呀。

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